锁相环路
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捕捉过程：失锁 锁定 跟踪过程：锁定 维持锁定
未加控制电压 (即uD(t) = 0) 时的VCO振荡频率 当 wi 从低频至 高频缓慢变化时
uD(t) O wd wa wo0 wc wb
锁 定
wi
失锁
wP 失锁 锁 定
当 wi 从高频至 底频缓慢变化时
捕捉带 wH
同步带
通常捕捉带小于同步带
可以实现高频窄带带通滤波
二、PLL应用举例
1. 锁相鉴频电路
i (t )
输入调频信号
PD
LF
输出解调信号
uＣ(t)
o (t )
VCO
为实现不失真解调，要求：
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱宽度
2. 调幅波的同步检波
u r( t ) us(t)
AMXY
两边对t求导数并移项，得
PLL基本方程 的含义？
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3.3 锁相环路的捕捉与跟踪
由失锁进入锁定的过程称为捕捉过程 由失锁进入锁定的最大输入固有频差称为环路捕捉带， 常用 表示
若环路初始状态是锁定的，输入信号的频率和相位发生 变化时，环路通过自身的调节来维持锁定的过程称为跟 踪过程。 相应的能够保持跟踪的最大输入固有频差范围称为同步 带（又称跟踪带），常的高频分量和噪声， 提高系统稳定性。
VCO： 在uC(t)控制下输出相应频率
fo
二、 两个正弦信号的频率和相位之间的关系
三、 锁相环路的基本工作原理
若wi ≠wo，则ui(t)和uo(t)之间产生相位变化 → uD(t) ，与 瞬时误差相位成正比→uc(t)，滤除了高频分量和噪声→ wo ，去接近wi 最终使 wi = wo ，相位误差为常数，环路锁定，这时 的相位误差称为剩余相位误差或稳态相位误差。
工 作
确定VCO频率范围。R1控制最高频率，R2 控制最低频率。 R2=∞时，频率为零。无输入信 号时， PDⅡ将VCO调整到最低频率。
7.3.2 锁相环路的应用
一、PLL的基本特性 1. 环路锁定时，鉴相器的两个输入信号频率相等 2. 频率跟踪特性 3. 窄带滤波特性
环路锁定时，VCO输出频率能在 一定范围内跟踪输入信号频率的变化。
3. 锁相接收机（利用窄带跟踪特性） 中频信号输出 输入信号
wi
混频器
中频 放大器
PD
本地标准 中频信号
wo
VCO LF
窄带。只能通过直流或缓变信号
PDⅡ称为鉴频鉴相器，因为： 鉴相 特性
Udm
–2
uD(t) o
2 这样可以快速锁定
fi < f o
鉴频区
e(t)
– Udm 鉴相区 fi = fo
fi > fo
鉴频区
输出与uD(t)无关
可见两个PD原理不一样。通常输入信噪比以及 固有频差较小时采用PD，而输入信噪比较高或固有 频差较大时，采用PDⅡ 。
7.3.2 锁相环路的数学模型
一. 鉴相器的相位模型 设
设
其相位可改写为
则
设鉴相器具有正弦鉴相特性，
7.3.2 锁相环路的数学模型
一. 鉴相器的相位模型
e (t)=i (t) o (t) uD (t)=Ad sin[e (t)]
二. 压控振荡器的相位模型
VCO的控制特性
将 示，则
的倒数表
LPF
uO(t)
乘积型同步检波框图
同步信号利用PLL提取
2. 调幅波的同步检波 同步信号提取电路 有/2固定相移
ui(t)
调幅信号
PD
LF
VCO
/2移相器 同步 信号
同步 检波器
解调电压输出
3. 锁相接收机（利用窄带跟踪特性） 当信号频率漂移较严重时，若采用普通接收机，就 要求带宽较宽，这可能导致接收机输出信噪比严重下降 而无法检出有用信号。 采用锁相接收机，利用PLL的窄带跟踪特性，就可 自动跟踪信号频率进行接收，有效提高输出信噪比。
二. 压控振荡器的相位模型
三. 环路滤波器的电路模型
图7.3.5环路滤波器 (a)RC积分滤波器 (b)RC比例积分滤波器 (c)有源比例积分滤波器
例图b电路：可写出传递函数为
三. 环路滤波器的电路模型
将AF(s)中的复频率s用微分算子P替换，就可以写出
四. PLL的相位模型和基本方程
环路的基本方程为
具有电源电压范围宽（5~15V）、功耗低、输入阻 抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL 电平或CMOS电平兼容。 具有相位锁定状态指示
CD4046内部结构与外引脚排列
信号输入端：允许输入0.1V左右的小信号或方波，经 A1放大和整形，提供满足PD要求的方波。
由异或门构成，具有三角 形鉴相特性。它要求两个输入信 号均为50%占空比的方波。 当无输入信号时，其输出 电压为VDD/2，用以确定VCO的 自由振荡频率。
工作波形
v14 v3 v13 VDD
高阻 PDⅡ输出
v1 v9
锁定指示 VCO输入
PDⅡ的输入信号只在上升沿起作用，故该 PD能处理非常窄的脉冲。
7.3 锁相环路
可以锁定相位，可以消除频率误差
7.3 锁相环路
主要要求：
掌握PLL的基本组成和工作原理 了解PLL的数学模型 了解PLL的捕捉与跟踪 了解集成PLL 了解PLL的应用
7.3.1 锁相环路基本原理
一. 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位，输出反映相位误差 的电压uD(t)
7.3.4 集成锁相环路
电 路 构 成 模拟PLL：模拟PD LF VCO 数字PLL：全数字：数字PD LF VCO
模拟+数字：数字PD 模拟 LF VCO
用 途
通用 PLL
专用 PLL
CMOS锁相环路CD4046简介 为数字PLL。内有两个PD、VCO、缓冲放大器、输入 信号放大与整形电路、内部稳压器等。
未加控制电压 (即uD(t) = 0) 时的VCO振荡频率 当 wi 从低频至 高频缓慢变化时
uD(t) O wd wa wo0 wc wb
锁 定
wi
失锁
wP 失锁 锁 定
当 wi 从高频至 底频缓慢变化时
捕捉带 wH
同步带
通常捕捉带小于同步带
可以实现高频窄带带通滤波
二、PLL应用举例
1. 锁相鉴频电路
i (t )
输入调频信号
PD
LF
输出解调信号
uＣ(t)
o (t )
VCO
为实现不失真解调，要求：
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱宽度
2. 调幅波的同步检波
u r( t ) us(t)
AMXY
两边对t求导数并移项，得
PLL基本方程 的含义？
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3.3 锁相环路的捕捉与跟踪
由失锁进入锁定的过程称为捕捉过程 由失锁进入锁定的最大输入固有频差称为环路捕捉带， 常用 表示
若环路初始状态是锁定的，输入信号的频率和相位发生 变化时，环路通过自身的调节来维持锁定的过程称为跟 踪过程。 相应的能够保持跟踪的最大输入固有频差范围称为同步 带（又称跟踪带），常的高频分量和噪声， 提高系统稳定性。
VCO： 在uC(t)控制下输出相应频率
fo
二、 两个正弦信号的频率和相位之间的关系
三、 锁相环路的基本工作原理
若wi ≠wo，则ui(t)和uo(t)之间产生相位变化 → uD(t) ，与 瞬时误差相位成正比→uc(t)，滤除了高频分量和噪声→ wo ，去接近wi 最终使 wi = wo ，相位误差为常数，环路锁定，这时 的相位误差称为剩余相位误差或稳态相位误差。
工 作
确定VCO频率范围。R1控制最高频率，R2 控制最低频率。 R2=∞时，频率为零。无输入信 号时， PDⅡ将VCO调整到最低频率。
7.3.2 锁相环路的应用
一、PLL的基本特性 1. 环路锁定时，鉴相器的两个输入信号频率相等 2. 频率跟踪特性 3. 窄带滤波特性
环路锁定时，VCO输出频率能在 一定范围内跟踪输入信号频率的变化。
3. 锁相接收机（利用窄带跟踪特性） 中频信号输出 输入信号
wi
混频器
中频 放大器
PD
本地标准 中频信号
wo
VCO LF
窄带。只能通过直流或缓变信号
PDⅡ称为鉴频鉴相器，因为： 鉴相 特性
Udm
–2
uD(t) o
2 这样可以快速锁定
fi < f o
鉴频区
e(t)
– Udm 鉴相区 fi = fo
fi > fo
鉴频区
输出与uD(t)无关
可见两个PD原理不一样。通常输入信噪比以及 固有频差较小时采用PD，而输入信噪比较高或固有 频差较大时，采用PDⅡ 。
7.3.2 锁相环路的数学模型
一. 鉴相器的相位模型 设
设
其相位可改写为
则
设鉴相器具有正弦鉴相特性，
7.3.2 锁相环路的数学模型
一. 鉴相器的相位模型
e (t)=i (t) o (t) uD (t)=Ad sin[e (t)]
二. 压控振荡器的相位模型
VCO的控制特性
将 示，则
的倒数表
LPF
uO(t)
乘积型同步检波框图
同步信号利用PLL提取
2. 调幅波的同步检波 同步信号提取电路 有/2固定相移
ui(t)
调幅信号
PD
LF
VCO
/2移相器 同步 信号
同步 检波器
解调电压输出
3. 锁相接收机（利用窄带跟踪特性） 当信号频率漂移较严重时，若采用普通接收机，就 要求带宽较宽，这可能导致接收机输出信噪比严重下降 而无法检出有用信号。 采用锁相接收机，利用PLL的窄带跟踪特性，就可 自动跟踪信号频率进行接收，有效提高输出信噪比。
二. 压控振荡器的相位模型
三. 环路滤波器的电路模型
图7.3.5环路滤波器 (a)RC积分滤波器 (b)RC比例积分滤波器 (c)有源比例积分滤波器
例图b电路：可写出传递函数为
三. 环路滤波器的电路模型
将AF(s)中的复频率s用微分算子P替换，就可以写出
四. PLL的相位模型和基本方程
环路的基本方程为
具有电源电压范围宽（5~15V）、功耗低、输入阻 抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL 电平或CMOS电平兼容。 具有相位锁定状态指示
CD4046内部结构与外引脚排列
信号输入端：允许输入0.1V左右的小信号或方波，经 A1放大和整形，提供满足PD要求的方波。
由异或门构成，具有三角 形鉴相特性。它要求两个输入信 号均为50%占空比的方波。 当无输入信号时，其输出 电压为VDD/2，用以确定VCO的 自由振荡频率。
工作波形
v14 v3 v13 VDD
高阻 PDⅡ输出
v1 v9
锁定指示 VCO输入
PDⅡ的输入信号只在上升沿起作用，故该 PD能处理非常窄的脉冲。
7.3 锁相环路
可以锁定相位，可以消除频率误差
7.3 锁相环路
主要要求：
掌握PLL的基本组成和工作原理 了解PLL的数学模型 了解PLL的捕捉与跟踪 了解集成PLL 了解PLL的应用
7.3.1 锁相环路基本原理
一. 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位，输出反映相位误差 的电压uD(t)
7.3.4 集成锁相环路
电 路 构 成 模拟PLL：模拟PD LF VCO 数字PLL：全数字：数字PD LF VCO
模拟+数字：数字PD 模拟 LF VCO
用 途
通用 PLL
专用 PLL
CMOS锁相环路CD4046简介 为数字PLL。内有两个PD、VCO、缓冲放大器、输入 信号放大与整形电路、内部稳压器等。