651 寄存器和位移寄存器 (2)-48页PPT资料
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C1 R
FF3 D3 1D Q
C1 R
Q3 串行输出
CP CR
设 移 位 寄 存 器 的 初 始 状 态 为 0000 ， 串 行 输 入 数 码 DI=1101，从高寄位存到器低位依次输入。其状态表如下：
右移寄存器的时序图：
1
2
3
4
5
67
CP
8
9
DI 1
1
0
1
Q0 Q1
Q2
Q3
在4个移位脉冲作用下，输入的4位串行数码
Q 3 n 1 Q 2 n 1 Q 1 n 1 Q 0 n 1D 3D 2D 1D 0
2、移位寄存器 移位寄存器——不但可以寄存数码，而且每输入1个
脉冲，寄存器中的数码可向左或向右移动1位。 （1）右移寄存器（D触发器组成的4位右移寄存器）
特点：
左触发器输出端直接接到右邻触发器的输入端。
（6） 同步4位集成二进制可逆计数器74LS193
VCC D0 CR COBOLD D2 D3
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CR
BO
74LS193
CPU
74LS193
CO
12345678
CPD
LD
D1 Q1 Q0 CPDCPU Q2 Q3 GND
(a) 引脚排列图
D0 D1 D2 D3
(b) 逻辑功能示意图
2. 非二进制计数器（P.295.）
N进制计数器又称模N计数器。 当N=2n时，就是前面讨论的n位二进制计数器； 当N≠2n时，为非二进制计数器，如十进制、 七进制、十二进制计数器等。 非二进制计数器通常用集成计数器芯片构成， 构成方法通常为反馈清零法和反馈置数法；也有 采用分立元件———用单个触发器构成的，其 构成方法多为反馈阻塞法。
∧ ∧ ∧ ∧
C1
C1
C1
C1
R
R
R
R
CP CR
特点： 右触发器输出端反馈到左邻触发器的输入端。
（3） 8位移位寄存器74LS164
逻辑符号
10
11
12
13
3
4端
R d ——异步清零端
CP ——移位脉冲输入端 QH～QA为输出端
2 B
1 A
QH
QG
QF
QE
QD
QC
9
Rd
QB
∧ ∧ ∧ ∧
Q3
Q2
FF3
Q 1J C1 1K R
FF2
Q 1J C1 1K R
Q1
Q0
FF1
Q 1J C1 1K R
FF0
Q 1J C1 1K R
1 CP计数脉冲 CR清零脉冲
①工作原理：
4个JK触发器都接成T′触发器（ Qn1 Qn ）。
每当CP下降沿到来时，FF0的状态翻转1次； 每当Q0由1变0，FF1的状态翻转1次； 每当Q1由1变0，FF2的状态翻转1次； 每当Q2由1变0，FF3的状态翻转1次。
6.5.1 寄存器和位移寄存器
定义: 在数字电路中，用来存放二进制数 据或代码的电路称为寄存器。
构成: 寄存器是由具有存储功能的触发 器组构成的。一个触发器可以存储1位二进制 代码，存放n位二进制代码的寄存器，需用n 个触发器。
分类: 按照功能的不同，寄存器分为基本 寄存器和移位寄存器两大类。基本寄存器只能 并行送入数据，需要时也只能并行输出。移位 寄存器中的数据可以在移位脉冲作用下依次逐 位右移或左移，数据既可以并行输入、并行输 出，也可以串行输入、串行输出，还可以并行 输入、串行输出，串行输入、并行输出等，十 分灵活，用途广泛。
J0 1
K0 1
J1 Q3nQ0n K1 Q0n
J2 Q1nQ0n K2 Q1nQ0n
J3 Q2nQ1nQ0n K3 Q0n
注意：若为同步二进制减法计数器，
1101
则将加法电路图中各Q端改接到Q非 端，其余不变。
1110 1111
▲（3）同步4位集成二进制加法计数器74LS161/163
VCC CO Q0 Q1 Q2 Q3 CTT LD
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CTT
74LS161
FF2 &1J C1 &1K
& C
Q2
Q2
& B
Q2
Q2
总之，设计思路如下:
Q3Q2Q1Q0
①由于同步计数器中有同一时钟脉冲输入， 0 0 0 0
因此，它们的翻转就由其输入脉冲的状态决定， 0 0 0 1
即触发器应该翻转时，要满足计数状态的条件， 0 0 1 0
不应翻转时，要满足状态不变的条件，由此可 0 0 1 1
∧
Q0Q1Q2Q3
CP
S0
74194 DSR
S1
RD D0D1 D2 D3 DSL
Vcc Q0 Q1 Q2 Q3 CP S1 S0
16 15 14 13 12 11 10 9
74194
1 2 3 45 6 78
RD DSR D0 D1 D2 D3 DSLGND
74194的功能表（5种功能）： 表6.5.4
1
& ≥1 FF3 1D
DSL 串行输入 （左移）
∧ ∧ ∧ ∧
CP
CR DOL
串行输出 （左移）
C1 RQ
C1 RQ
Q0
Q1
C1 R
Q
Q2
C1 R
Q
DOR 串行输出 （右移）
Q3
并
行
输
出
其中，DSR为右移串行输入端，DSL为左移串行输入端。
当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作。
构 FF2 在Q0=Q1=1时，在下一个CP下
降沿到来时翻转，故应有
J2K2Q1nQ0n
⑥ 画 电1 路 图
CP
1
CP
FF0
FF1
1J
Q0 1J
Q1
C1
C1
1K
1K
Q0
Q1
同步3位二进制加法计数器
FF2
&1J C1 &1K
FF0
FF1
1J
Q0 1J
Q1
C1
C1
1K
1K
Q0
Q1
同步3位二进制减法计数器
VDD2CR2Q32Q22Q1 2Q0 2EN2CP
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CC4520
12345678
CC4520
1CP1EN 1Q01Q11Q2 1Q31CRVSS (a) 引脚排列图
EN CP CR (b) 逻辑功能示意图
（5）同步4位集成二进制可逆计数器74LS191
1101全部存入了寄存器中。这种输入方式称为串行
输入方式。由于右移寄存器移位的方向为
DI→Q0→Q1→Q2→Q3，即由低位向高位移动，所以又称为 上移寄存器。
（2）左移寄存器
并
行
输
出
串行输出
Q0
Q1
Q2
FF0 D0 1D Q
FF1 D1 1D Q
FF2 D2 1D Q
FF3 D3 1D Q
Q3
DI 串行输入
6.5.2 计数器
定义: 在数字电路中，能够记忆输入脉冲个数 的电路称为计数器。
用途: 数字测量、数字运算、数字控制、 分频、产生节拍脉冲和脉冲顺序等。
组成: 因为触发器有两个稳定状态，可用来表 示二进制的两个代码，即一个触发器就 可构成一个二进制计数单元。所以，计 数器就是一组触发器按一定规律组成的 数字电路。
见，利用T′ 触发器构成同步二进制计数器很方 0 1 0 0
便。
0101
0110
②FF0每输入一个脉冲翻转一次,其余各 位是其前面所有低位均为1时，再来脉冲
0111 1000
才翻转。故FF0接成T′触发器、FF1、 FF2…FFn。都接成T触发器。如前图所 示。
1001 1010 1011 1100
FF2
Q 1J C1 1K R
FF1
Q 1J C1 1K R
FF0
Q 1J C1 1K R
图 6.5.8
1 CP计数脉冲 CR清零脉冲
（观察4位二进制自然进位码， 悟——各位数的进位规律?）
Q3 Q2 Q1 Q0
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
A． 8421BCD码同步十进制加法计数器
Q3
Q2
Q1
Q0
∧ ∧ ∧ ∧
FF3
Q 1J& C1 1K R
FF2
Q 1J& C1 1K& R
FF1
Q 1J & C1 1K R
1
FF0
Q 1J C1 1K R
CP计数脉冲 CR 清零脉冲
用前面介绍的同步时序逻辑电路分析方法对该电路 进行分析。 分析步骤如下: （1）写出驱动方程
CTP
74LS161
CO
CP
LD
12345678
CRCP D0 D1 D2 D3 CTP GND
(a)引脚排列图
CR D0 D1 D2 D3
(b)逻辑功能示意图
CO进位、CTT和CTP为使能、LD非为清零。 注意: 理解表6.5.6 74161功能表 （P.292.）
（4）同步双4位集成二进制加法计数器CC4520
种类:
同步计数器 计 数 器
异步计数器
加法计数器
二进制计数器 十进制计数器
减法计数器
可逆计数器 加法计数器
减法计数器 可逆计数器
N进制计数器
·
二进制计数器
·
·
十进制计数器
·
·
N进制计数器
·
1. 二进制计数器
▲（1）异步4位二进制加法计数器
Q3
Q2
Q1
Q0
FF3
Q 1J C1 1K R
∧ ∧ ∧ ∧
② 典型异步4位集成二进制加法计数器74LS197
VCCCR Q3 D3 D1 Q1 CP0
Q0 Q1 Q2 Q3
14 13 12 11 10 9 8 74LS197
1234567
CP1
74LS197
CP0
CT/ LD CR
CT/LDQ2 D2 D0 Q0 CP1GND (a) 引脚排列图
D0 D1 D2 D3 (b) 逻辑功能示意图
1. 基本寄存器（P.279.）
寄存器——存储二进制数码的时序电路组件—— 集成数码寄存器74LSl75 、74HC/HCT374内部电路：
Q0 Q0 FF0
Q
1D ∧C1 R
Q1 Q1 FF1
Q
1D ∧C1 R
Q2 Q2 FF2
Q 1D ∧C1 R
Q3 Q3 FF3
Q 1D ∧C1 R
1 D 0 CP
当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。
3、集成双向移位寄存器74194
74194为四位双向移位寄存器。 DSL 和DSR分 别是左移和右移串行输入。D0、D1、D2和D3是并 行输入端。Q0和Q3分别是左移和右移时的串行输 出端，Q0、Q1、Q2和Q3为并行输出端。
74LS164 C P 8
QA
3．双向移位寄存器
将右移寄存器和左移寄存器组合起来，并
引入一控制端S便构成既可左移又可右移的双 向移位寄存器，参见P.285.简化图6.5.7 。
移位控制
S
1
S=1：右移
S=0：左移
DSR 1
串行输入 （右移）
& ≥1 FF0
1D
& ≥1 FF1
1D
& ≥1 FF2
1D
▲（2） 同步（3位二进制加法/减法）计数器（设计步骤）
①状态图 或
状态表
排列顺序：
Q2nQ1nQ0n /C 000→ /0001/→ 0010→ /0011
/1↑
↓/0
111←110←101←100 /0 /0 /0
②选 器件
选用3个CP下降沿触发的JK触发器，分别 用FF0、FF1、FF2表示。
VCCD0 CP RCCO/BOLDD2 D3
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CT
74LS191
U/D
CP 12345678
74LS191
RC
CO/BO LD
D1 Q1 Q0 CT U/D Q2 Q3 GND (a) 引脚排列图
D0 D1 D2 D3 (b) 逻辑功能示意图
②用“观察法”画出该电路的时序图和状态图。
CP Q0 Q1 Q2 Q3
③分析并确认逻 辑功能:a.由Q3输出 则为16进制计数器； b.并行输出则为4 位二进制加法计数 器;
c. 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是
计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也 可作为分频器。
③写 时钟方程： C0P C1P C2P CP
方程
输出方程： CQ2nQ1nQ0n
C P
④ Q 0
时
序 Q 1 图 Q 2
C
由时序图可见:因JK触发器是下降沿翻转，故
⑤
确 定 电
FF0 每输入一个脉冲翻转一次,故应有 J0 K0 1
FF1 在Q0=1时，在下一个CP下降
路 结
沿到来时翻转，故应有 J1K1Q0n
并行输出
Q0
Q1
Q2
FF0 DI D0 1D Q 串行输入
C1 R
∧ ∧ ∧ ∧
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
C1 R
FF3 D3 1D Q
C1 R
Q3 串行输出
CP CR
并
行
输
出
Q0
Q1
Q2
FF0
DI
D0 1D Q
串行输入
C1
R
∧ ∧ ∧ ∧
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
1 RD D1
D2
D3
Q0
Q0
F F0
Q
1D ∧C1 R
Q1
Q1
F F1
Q
1D ∧C1 R
Q2
Q2
F F2
Q
1D ∧C1 R
Q3
Q3
F F3
Q
1D ∧C1 R
1
1
D 0 CP
RD D1
D2
D3
原理： 因为Qn﹢1＝D，所以无论寄存器中原来的内容是 什么，只要送数控制时钟脉冲CP上升沿到来，加在并行 数据输入端的数据D0～D3，就立即被送进寄存器中，取 代原有的数据，即有：
FF3 D3 1D Q
C1 R
Q3 串行输出
CP CR
设 移 位 寄 存 器 的 初 始 状 态 为 0000 ， 串 行 输 入 数 码 DI=1101，从高寄位存到器低位依次输入。其状态表如下：
右移寄存器的时序图：
1
2
3
4
5
67
CP
8
9
DI 1
1
0
1
Q0 Q1
Q2
Q3
在4个移位脉冲作用下，输入的4位串行数码
Q 3 n 1 Q 2 n 1 Q 1 n 1 Q 0 n 1D 3D 2D 1D 0
2、移位寄存器 移位寄存器——不但可以寄存数码，而且每输入1个
脉冲，寄存器中的数码可向左或向右移动1位。 （1）右移寄存器（D触发器组成的4位右移寄存器）
特点：
左触发器输出端直接接到右邻触发器的输入端。
（6） 同步4位集成二进制可逆计数器74LS193
VCC D0 CR COBOLD D2 D3
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CR
BO
74LS193
CPU
74LS193
CO
12345678
CPD
LD
D1 Q1 Q0 CPDCPU Q2 Q3 GND
(a) 引脚排列图
D0 D1 D2 D3
(b) 逻辑功能示意图
2. 非二进制计数器（P.295.）
N进制计数器又称模N计数器。 当N=2n时，就是前面讨论的n位二进制计数器； 当N≠2n时，为非二进制计数器，如十进制、 七进制、十二进制计数器等。 非二进制计数器通常用集成计数器芯片构成， 构成方法通常为反馈清零法和反馈置数法；也有 采用分立元件———用单个触发器构成的，其 构成方法多为反馈阻塞法。
∧ ∧ ∧ ∧
C1
C1
C1
C1
R
R
R
R
CP CR
特点： 右触发器输出端反馈到左邻触发器的输入端。
（3） 8位移位寄存器74LS164
逻辑符号
10
11
12
13
3
4端
R d ——异步清零端
CP ——移位脉冲输入端 QH～QA为输出端
2 B
1 A
QH
QG
QF
QE
QD
QC
9
Rd
QB
∧ ∧ ∧ ∧
Q3
Q2
FF3
Q 1J C1 1K R
FF2
Q 1J C1 1K R
Q1
Q0
FF1
Q 1J C1 1K R
FF0
Q 1J C1 1K R
1 CP计数脉冲 CR清零脉冲
①工作原理：
4个JK触发器都接成T′触发器（ Qn1 Qn ）。
每当CP下降沿到来时，FF0的状态翻转1次； 每当Q0由1变0，FF1的状态翻转1次； 每当Q1由1变0，FF2的状态翻转1次； 每当Q2由1变0，FF3的状态翻转1次。
6.5.1 寄存器和位移寄存器
定义: 在数字电路中，用来存放二进制数 据或代码的电路称为寄存器。
构成: 寄存器是由具有存储功能的触发 器组构成的。一个触发器可以存储1位二进制 代码，存放n位二进制代码的寄存器，需用n 个触发器。
分类: 按照功能的不同，寄存器分为基本 寄存器和移位寄存器两大类。基本寄存器只能 并行送入数据，需要时也只能并行输出。移位 寄存器中的数据可以在移位脉冲作用下依次逐 位右移或左移，数据既可以并行输入、并行输 出，也可以串行输入、串行输出，还可以并行 输入、串行输出，串行输入、并行输出等，十 分灵活，用途广泛。
J0 1
K0 1
J1 Q3nQ0n K1 Q0n
J2 Q1nQ0n K2 Q1nQ0n
J3 Q2nQ1nQ0n K3 Q0n
注意：若为同步二进制减法计数器，
1101
则将加法电路图中各Q端改接到Q非 端，其余不变。
1110 1111
▲（3）同步4位集成二进制加法计数器74LS161/163
VCC CO Q0 Q1 Q2 Q3 CTT LD
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CTT
74LS161
FF2 &1J C1 &1K
& C
Q2
Q2
& B
Q2
Q2
总之，设计思路如下:
Q3Q2Q1Q0
①由于同步计数器中有同一时钟脉冲输入， 0 0 0 0
因此，它们的翻转就由其输入脉冲的状态决定， 0 0 0 1
即触发器应该翻转时，要满足计数状态的条件， 0 0 1 0
不应翻转时，要满足状态不变的条件，由此可 0 0 1 1
∧
Q0Q1Q2Q3
CP
S0
74194 DSR
S1
RD D0D1 D2 D3 DSL
Vcc Q0 Q1 Q2 Q3 CP S1 S0
16 15 14 13 12 11 10 9
74194
1 2 3 45 6 78
RD DSR D0 D1 D2 D3 DSLGND
74194的功能表（5种功能）： 表6.5.4
1
& ≥1 FF3 1D
DSL 串行输入 （左移）
∧ ∧ ∧ ∧
CP
CR DOL
串行输出 （左移）
C1 RQ
C1 RQ
Q0
Q1
C1 R
Q
Q2
C1 R
Q
DOR 串行输出 （右移）
Q3
并
行
输
出
其中，DSR为右移串行输入端，DSL为左移串行输入端。
当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作。
构 FF2 在Q0=Q1=1时，在下一个CP下
降沿到来时翻转，故应有
J2K2Q1nQ0n
⑥ 画 电1 路 图
CP
1
CP
FF0
FF1
1J
Q0 1J
Q1
C1
C1
1K
1K
Q0
Q1
同步3位二进制加法计数器
FF2
&1J C1 &1K
FF0
FF1
1J
Q0 1J
Q1
C1
C1
1K
1K
Q0
Q1
同步3位二进制减法计数器
VDD2CR2Q32Q22Q1 2Q0 2EN2CP
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CC4520
12345678
CC4520
1CP1EN 1Q01Q11Q2 1Q31CRVSS (a) 引脚排列图
EN CP CR (b) 逻辑功能示意图
（5）同步4位集成二进制可逆计数器74LS191
1101全部存入了寄存器中。这种输入方式称为串行
输入方式。由于右移寄存器移位的方向为
DI→Q0→Q1→Q2→Q3，即由低位向高位移动，所以又称为 上移寄存器。
（2）左移寄存器
并
行
输
出
串行输出
Q0
Q1
Q2
FF0 D0 1D Q
FF1 D1 1D Q
FF2 D2 1D Q
FF3 D3 1D Q
Q3
DI 串行输入
6.5.2 计数器
定义: 在数字电路中，能够记忆输入脉冲个数 的电路称为计数器。
用途: 数字测量、数字运算、数字控制、 分频、产生节拍脉冲和脉冲顺序等。
组成: 因为触发器有两个稳定状态，可用来表 示二进制的两个代码，即一个触发器就 可构成一个二进制计数单元。所以，计 数器就是一组触发器按一定规律组成的 数字电路。
见，利用T′ 触发器构成同步二进制计数器很方 0 1 0 0
便。
0101
0110
②FF0每输入一个脉冲翻转一次,其余各 位是其前面所有低位均为1时，再来脉冲
0111 1000
才翻转。故FF0接成T′触发器、FF1、 FF2…FFn。都接成T触发器。如前图所 示。
1001 1010 1011 1100
FF2
Q 1J C1 1K R
FF1
Q 1J C1 1K R
FF0
Q 1J C1 1K R
图 6.5.8
1 CP计数脉冲 CR清零脉冲
（观察4位二进制自然进位码， 悟——各位数的进位规律?）
Q3 Q2 Q1 Q0
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
A． 8421BCD码同步十进制加法计数器
Q3
Q2
Q1
Q0
∧ ∧ ∧ ∧
FF3
Q 1J& C1 1K R
FF2
Q 1J& C1 1K& R
FF1
Q 1J & C1 1K R
1
FF0
Q 1J C1 1K R
CP计数脉冲 CR 清零脉冲
用前面介绍的同步时序逻辑电路分析方法对该电路 进行分析。 分析步骤如下: （1）写出驱动方程
CTP
74LS161
CO
CP
LD
12345678
CRCP D0 D1 D2 D3 CTP GND
(a)引脚排列图
CR D0 D1 D2 D3
(b)逻辑功能示意图
CO进位、CTT和CTP为使能、LD非为清零。 注意: 理解表6.5.6 74161功能表 （P.292.）
（4）同步双4位集成二进制加法计数器CC4520
种类:
同步计数器 计 数 器
异步计数器
加法计数器
二进制计数器 十进制计数器
减法计数器
可逆计数器 加法计数器
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N进制计数器
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二进制计数器
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十进制计数器
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N进制计数器
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1. 二进制计数器
▲（1）异步4位二进制加法计数器
Q3
Q2
Q1
Q0
FF3
Q 1J C1 1K R
∧ ∧ ∧ ∧
② 典型异步4位集成二进制加法计数器74LS197
VCCCR Q3 D3 D1 Q1 CP0
Q0 Q1 Q2 Q3
14 13 12 11 10 9 8 74LS197
1234567
CP1
74LS197
CP0
CT/ LD CR
CT/LDQ2 D2 D0 Q0 CP1GND (a) 引脚排列图
D0 D1 D2 D3 (b) 逻辑功能示意图
1. 基本寄存器（P.279.）
寄存器——存储二进制数码的时序电路组件—— 集成数码寄存器74LSl75 、74HC/HCT374内部电路：
Q0 Q0 FF0
Q
1D ∧C1 R
Q1 Q1 FF1
Q
1D ∧C1 R
Q2 Q2 FF2
Q 1D ∧C1 R
Q3 Q3 FF3
Q 1D ∧C1 R
1 D 0 CP
当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。
3、集成双向移位寄存器74194
74194为四位双向移位寄存器。 DSL 和DSR分 别是左移和右移串行输入。D0、D1、D2和D3是并 行输入端。Q0和Q3分别是左移和右移时的串行输 出端，Q0、Q1、Q2和Q3为并行输出端。
74LS164 C P 8
QA
3．双向移位寄存器
将右移寄存器和左移寄存器组合起来，并
引入一控制端S便构成既可左移又可右移的双 向移位寄存器，参见P.285.简化图6.5.7 。
移位控制
S
1
S=1：右移
S=0：左移
DSR 1
串行输入 （右移）
& ≥1 FF0
1D
& ≥1 FF1
1D
& ≥1 FF2
1D
▲（2） 同步（3位二进制加法/减法）计数器（设计步骤）
①状态图 或
状态表
排列顺序：
Q2nQ1nQ0n /C 000→ /0001/→ 0010→ /0011
/1↑
↓/0
111←110←101←100 /0 /0 /0
②选 器件
选用3个CP下降沿触发的JK触发器，分别 用FF0、FF1、FF2表示。
VCCD0 CP RCCO/BOLDD2 D3
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CT
74LS191
U/D
CP 12345678
74LS191
RC
CO/BO LD
D1 Q1 Q0 CT U/D Q2 Q3 GND (a) 引脚排列图
D0 D1 D2 D3 (b) 逻辑功能示意图
②用“观察法”画出该电路的时序图和状态图。
CP Q0 Q1 Q2 Q3
③分析并确认逻 辑功能:a.由Q3输出 则为16进制计数器； b.并行输出则为4 位二进制加法计数 器;
c. 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是
计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也 可作为分频器。
③写 时钟方程： C0P C1P C2P CP
方程
输出方程： CQ2nQ1nQ0n
C P
④ Q 0
时
序 Q 1 图 Q 2
C
由时序图可见:因JK触发器是下降沿翻转，故
⑤
确 定 电
FF0 每输入一个脉冲翻转一次,故应有 J0 K0 1
FF1 在Q0=1时，在下一个CP下降
路 结
沿到来时翻转，故应有 J1K1Q0n
并行输出
Q0
Q1
Q2
FF0 DI D0 1D Q 串行输入
C1 R
∧ ∧ ∧ ∧
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
C1 R
FF3 D3 1D Q
C1 R
Q3 串行输出
CP CR
并
行
输
出
Q0
Q1
Q2
FF0
DI
D0 1D Q
串行输入
C1
R
∧ ∧ ∧ ∧
FF1 D1 1D Q
C1 R
FF2 D2 1D Q
1 RD D1
D2
D3
Q0
Q0
F F0
Q
1D ∧C1 R
Q1
Q1
F F1
Q
1D ∧C1 R
Q2
Q2
F F2
Q
1D ∧C1 R
Q3
Q3
F F3
Q
1D ∧C1 R
1
1
D 0 CP
RD D1
D2
D3
原理： 因为Qn﹢1＝D，所以无论寄存器中原来的内容是 什么，只要送数控制时钟脉冲CP上升沿到来，加在并行 数据输入端的数据D0～D3，就立即被送进寄存器中，取 代原有的数据，即有：