先进封装技术研讨会-201702

FoWLP封装在技术上最大特点是无需使用印刷电路板(PCB)，加上I/O Port能弹性扩 充、封装面积较小等优点，能大幅降低生产成本，且性能更佳提升。
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封装技术发展趋势图
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K&S 最新产品及功能简介 APAMA™先进芯片封装 C2S-热压焊接机 APAMA™ C2S焊接机针对当今热压焊接（TCB）制程各种挑战提供解决方案， 适用于单一或多芯片以及堆叠芯片先进封装。在2.5D及3D封装应用中，可支 持芯片薄至30μm。 APAMA 产品特点： • 芯片放置精准：独特的Z轴直下式固晶头，精准的运动控制，在高低固晶接 合力下都能确保芯片被准确放置。 • 提升良率：整合了光学检查和量测功能，加快生产速度，有效防止生产缺 陷传播，先进的数据分析功能，更能监测到制程中潜在的任何工艺偏差。
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Sip、Pop、FOWLP
SIP（System In a Package系统级封装）是将多种 功能芯片，包 括处理器、 存储器等 功能芯片集成在一个封装内，从而实现一个基本完整的功能。与SOC（System On a Chip系统级芯片）相对应。
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层叠封装（PoP,Package-on-Package,见图1）就是针对移动设备的IC封装而发 展起来的可用于系统集成的非常受欢迎的三维叠加技术之一。 器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基 板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成 一个元件便是PiP(器件内置器件)。 元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件， 逻辑+存储通常为2到4 层，存储型PoP 可达8 层。 外形高度会稍微高些，但 是装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成 本可降至最低。 器件的组合可以由终端使用者自由选择， 对于3G 移动电 话，数码像机等这是优选装配方案。
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出差业务概述
时间：2017.2.14 地点：中国_苏州 邀请方：库力索法（KNS） 对应事项： 1. 库力索法组织的先进封装技术研讨会学习 TCB 热压封装/FOWLP 封装 2. 适合KSY 国内制品生产的自动/半自动设备技术交流
来自百度文库
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先进技术研讨会参加日程表： 具体议程如下： 08:30-09:00 来宾签到 13:00-14:00 K&S TCB 热压封装和FOWLP 封装一览 Roger Jeng, K&S AP-APAMA 产 品经理
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FOWLP: “扇出型晶圆级封装（Fan-out Wafer Level Package,FOWLP）”技术 从苹果近些年处理器的封装形式来看，其历经了从PoP（Package On Package）封装、 SiP（System In a Package）封装到FoWLP封装的过程，不过上述几种封装方式都属于 2.5D~3D封装方式。
09:00-09:30 致欢迎辞，演讲嘉宾介绍， 14:00-14:30 茶歇 、Q&A K&S公司介绍Jason Song, K&S 中国区销 售总监 14:30-15:00 乘坐大巴前往 K&S（原安 必昂） 09:30-10:15 Known Good Package & SiP 15:00-16:00 参观设备 Demo Alex Nies, K&S AP-Hybrid 产品总监 16:00- 16:30 参观完毕 10:15-10:30 茶歇 10:30-11:15 Hybrid 设备介绍QA Wang, K&S 资深应用 11:15-12:00 先进封装的发展趋势和对 中国的影响特邀嘉宾 Jérome Azémar Yole Development 咨询公司资深分析师 12:00-13:00 自助午餐
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K&S 最新产品及功能简介
安必昂混合贴装机（Hybrid） 高度灵活的设计平台针对先进封装，适用于WLP, FOWLP, Flip Chip, POP, SiP 以及 嵌入式封装，高速主被动元器件贴装能力，应用范围更广、高产量、高精度、低 成本。 1. 作业精度:7um 2. 最小作业的元器件:0201M 长:0.25mm 宽:0.125mm 高0.125mm
KNS 库力索法先进封装技术研讨会见习Report
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概要:WIRE BONDING 设备使用拓展
KNS 可升级的控制系统能采用最 新技术 · +/- 2.0 μ m 焊接准确性 高性能 X-Y-Z 动作控制系统 双频传感器为每次焊接提供两种可 选频率 “力”系列高级线弧精确控制最后 折线高度 即时工艺优化工具 1pF Auto-BITS 自主编教与优化 WAVI (广角垂直照明) 系统拥有可 编程的红蓝灯光 可编程的2.5mm 范围聚焦可供选 择 IConnPS PLUSTM LA (超大焊接区 域) 最新的全自动高性能焊线机 配 备强化了的子系统，带来更稳健的 工艺能力、更高的UHP和生产一 致性、更简便的操作、更佳的硬件 表现、更好的升级能力，能轻松应 对当今
相当Chip:CE204EO 50%
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Wafer Level Packaging (WLP)
Bonding Flip Chips and/or Passives onto wafers or panels Processing wafers sizes up to 12" and larger Cam-X and Secs-Gem compatible Feeding from wafer, waffle pack, tray or tape and reel Full controlled Placement force for thin Flip Chips or low profile passives Full traceability Fine pitch Copper Pillar Bumps
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先进封装技术概念简介
Flip chip又称倒装片，是在I/O pad上沉积锡铅球，然后将芯片翻转佳热利用 熔融的锡铅球与陶瓷机板相结合此技术替换常规打线接合，逐渐成为未来 的封装主流，当前主要应用于高时脉的CPU、GPU(GraphicProcessor Unit)及 Chipset 等产品为主。与COB相比，该封装形式的芯片结构和I/O端（锡球）方向 朝下，由于I/O引出端分布于整个芯片表面，故在封装密度和处理速度上Flip chip已达到顶峰，特别是它可以采用类似SMT技术的手段来加工，因此是芯 片封装技术及高密度安装的最终方向。