电工学-第13章时序逻辑电路

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时序电路的逻辑

时序电路的逻辑

时序电路的逻辑
时序电路是一类特殊的电路,其输出值不仅取决于当前的输入值,还取决于过去的输入值,即输入和输出之间存在一定的时间关系。

因此,时序电路中存在着时钟信号,用于同步和调节电路的工作。

时序电路的逻辑可以分为同步和异步两种类型。

1. 同步逻辑:同步逻辑中,所有的电路元件都根据时钟信号的边沿或电平进行操作。

常见的同步逻辑电路包括触发器、计数器和移位寄存器等。

同步逻辑的优点是稳定性高,能够按照时钟信号进行同步操作,适用于需要精确控制时序的场合。

2. 异步逻辑:异步逻辑中,电路元件的操作不仅受时钟信号的影响,还受到输入信号的变化而变化。

常见的异步逻辑电路包括门电路、电平触发器和边沿触发器等。

异步逻辑的特点是电路元件的操作速度较快,但稳定性较差,可能出现冲突和竞争等问题,适用于对操作速度要求较高的场合。

在具体的时序电路中,通常采用状态图或状态表来表示其逻辑关系。

状态图用状态之间的转换图形化表示,而状态表则用表格形式列出各个状态及其对应的输入和输出值。

时序电路的设计和分析需要考虑时钟信号的频率、时序约束、电路延迟等因素,以确保电路的正确性、稳定性和可靠性。

电工学时序逻辑电路

电工学时序逻辑电路


接收 R、S 的信号。


&
&

1
2

SD
1 S′
R′ 1
RD
RS 00
Qn+1 Qn
&
&
3
4
01
0
0
S
CP
R
1
10 11
编辑ppt
13

13

1

Q



&

1

SD
0 S′
&
3
(2) CP = 1 时
0
Q
导引门 3、4 打开,
接收 R、S 的信号。
& 2
R′ 1
RD
&
4
RS 00 01
Qn+1 Qn
电子技术
第13章 时序逻辑电路
13.1 基本双稳态触发器 13.2 钟控双稳态触发器 13.3 寄存器 13.4 计数器 13.5 集成定时器
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2

13

13.1 基本双稳态触发器

序 双稳态触发器:
逻 辑
由门电路加上适当的反馈而构成的一种新
电 的逻辑部件。
路 双稳态触发器与门电路区别:
时 路的工作过程。
序 逻
[解] 比赛之前,先闭合电源开关,使触发器与电源接
辑 通。然后给 RD 加上清零负脉冲,使四个 D 触发器都预
电 置在 0 态。这时,作指示灯用的发光二极管 D 都不
路 亮,或非门的输入皆为 0,输出为 1,与门被打开,时

《时序逻辑电路分析》课件

《时序逻辑电路分析》课件
优化触发器设计
采用低功耗、高速的触发器设计,减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术,提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求,合理选择 时钟的分频与倍频方案,以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法,用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性,能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中,所有操作都严 格在时钟信号的驱动下进行,保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换,主要由 门电路组成。
总结词:时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件,用于存储状态信息,常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上,时 钟信号独立作用于各个触发器,实现状态异步转换。

【电工基础知识】时序逻辑电路

【电工基础知识】时序逻辑电路

【电⼯基础知识】时序逻辑电路时序逻辑电路定义时序逻辑电路主要由触发器构成。

在理论中,时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输⼊,还与前⼀时刻输⼊形成的状态有关。

这跟相反,组合逻辑的输出只会跟⽬前的输⼊成⼀种函数关系。

换句话说,时序逻辑拥有储存器件()来存储信息,⽽组合逻辑则没有。

从时序逻辑电路中,可以建出两种形式的::输出只跟内部的状态有关。

(因为内部的状态只会在时脉触发边缘的时候改变,输出的值只会在时脉边缘有改变):输出不只跟⽬前内部状态有关,也跟现在的输⼊有关系。

时序逻辑因此被⽤来建构某些形式的的,延迟跟储存单元,以及有限状态⾃动机。

⼤部分现实的电脑电路都是混⽤组合逻辑跟时序逻辑。

按“功能、⽤途”分为:1. 寄存器;2. 计数(分频)器;3. 顺序(序列)脉冲发⽣器;4. 顺序脉冲检测器;5. 码组变换器;寄存器定义寄存器:能够暂时存放数码、指令、运算结果的数字逻辑部件,称为寄存器。

寄存器的功能是存储,它是由具有存储功能的组合起来构成的。

⼀个触发器可以存储1位⼆进制代码,故存放n位⼆进制代码的寄存器,需⽤n个触发器来构成。

[1]按照功能的不同,可将寄存器分为基本寄存器和两⼤类。

基本寄存器只能并⾏送⼊数据,也只能并⾏输出。

移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊、并⾏输出,也可以串⾏输⼊、串⾏输出,还可以并⾏输⼊、串⾏输出,或串⾏输⼊、并⾏输出,⼗分灵活,⽤途也很⼴。

[1]知识点概述:1、寄存器,就是能够记忆或存储0和1数码的基本部件。

通常都是由各种触发器和门电路来构成的。

2、寄存器分为仅能存储0和1数码的数码寄存器,和既能存储数码同时也能实现数码的左移或右移的寄位移寄存器。

3、在实际中,通常使⽤集成寄存器。

本节讲解了寄存器的电路构成、⼯作原理、对74LS194双向移位寄存器的使⽤进⾏了介绍。

4、有点寄存器具有左移右移的功能寄存器电路如下:(1)由四个D触发器构成,因为每⼀个D触发器可以存放1位⼆进制信息,所以上述电路的寄存器可存放⼀个4位⼆进制数码,⼀般也把这种寄存器称为数码寄存器。

时序逻辑电路PPT课件

时序逻辑电路PPT课件
时序逻辑电路可以分为同步时序 逻辑电路和异步时序逻辑电路, 其中同步时序逻辑电路是最常用 的类型。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件(如触发器)来存储,根据 输入信号的变化,电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的, 根据一定的逻辑关系,电路会从一个状态转移到另一个状态。

02
可编程逻辑控制器(PLC)
在工业控制系统中,时序逻辑电路用于实现可编程逻辑控制器,用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路,将传感器的模拟信号转换为数
字信号,并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路, 根据需求逐一设计电路。
自动化工具设计
使用EDA(电子设计自动 化)工具进行设计,提高 设计效率。
混合设计
结合手工设计和自动化工 具设计,根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路,它能够根据输入信号 的变化,按照一定的逻辑关系, 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的,它会 随着状态的变化而变化。

电工学概论之门电路和组合逻辑电路

电工学概论之门电路和组合逻辑电路
第13章 门电路和组合逻辑电路
数字电路按照功能的不同分为两类: 组合逻辑电路;时序逻辑电路。
第 13 章 门电路和组合逻辑电路
第 14 章 触发器和时序逻辑电路
第13章 门电路和组合逻辑电路
数字电路按照功能的不同分为两类:组合逻辑电路; 时序逻辑电路。
组合逻辑电路的特点:只由逻辑门电路组成,它的输 出变量状态完全由当时的输入变量的组合状态来决定,而 与电路的原来状态无关,它不具有记忆功能。
第13章 门电路和组合逻辑电路
13.1 基本门电路及其组合
13.1.1 逻辑门电路的基本概念 门电路:实现各种逻辑关系的电路。
分析逻辑电路时只用两种 相反的工作状态,并用 1 或 0 表示。如开关接通用 1 表示, 开关断开用 0 表示。灯亮可用 1 表示,灯灭可用 0 表示。
正逻辑系统:高电位用 1 表示,低电位用 0 表示。
已知组合逻辑电路图,确定它们的逻辑功能。 分析步骤: (1)根据逻辑图,写出逻辑函数表达式 (2)对逻辑函数表达式化简或变换 (3)根据最简表达式列出状态表
(4)由状态表确定逻辑电路的功能
第13章 门电路和组合逻辑电路
[例 2] 分析下图逻辑电路的功能。
& AAB
ቤተ መጻሕፍቲ ባይዱA B
& AB
&Y
&
B AB
Y AABB AB AAB B AB
Ai Bi
Si 全加器
Ci-1
CI CO Ci 逻辑符号
Ci-1:来自低位的进位 Ci:向高位的进位
A( A B) B( A B) AB AB AB
功能:当 A、B 取值不相同时, 输出为 1,是异或门。
A =1
B

时序逻辑电路讲解ppt

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Q JQ C KQ
CP
J K AQn AQn ,A与Qn是异或关系
A与Qn相同时, J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时,J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1~FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1: RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2: RD= SD=0
保持Q=1、Q=0
t2 –t3: RD=1、 SD=0
Q
t
Q=0、Q=1

电工学-第13章时序逻辑电路-PPT精品

电工学-第13章时序逻辑电路-PPT精品
发器的信号。
大连理工大学电气工程系

13
章 后沿主从触发

前沿主从触发

Q
Q




1J C1 1K
SD J CP K RD (a) 后沿主从触发
25
Q
Q
1J C1 1K SD J CP K RD (b) 前沿主从触发
大连理工大学电气工程系
26

13

例13.2.2 已知后沿主从触发 的 JK 触发器, J 和
第 13
章 2. 逻辑功能
时 序
J K Qn+1
逻 辑
0 0 Qn

01

10
11
S = J Qn R = K Qn
19
保持不变
QQ
从触发器
1S C1 1R
SD
RD
0
0
Q主 触发器 Q
1S C1 1R
0
0
J CP K
1
大连理工大学电气工程系
第 13
章 2. 逻辑功能
时 序
J K Qn+1
逻 辑

R = K Qn
路 从触发器的输出状态
SD
由主触发器的状态决定
CP:0 → 1
主触发器打开 — 接受信号
从触发器关闭 — 输出状态 不变
CP:1 → 0
主触发器关闭 — 不接受信号 从触发器打开 — 输出相应状态
18
QQ
从触发器 1S C1 1R
RD
主触发器 1S C1 1R
J CP K
大连理工大学电气工程系
& 1
电 路

时序逻辑电路课件

时序逻辑电路课件

E
控制单元
Clk
B[0]
Init Add Done Cnt Shr
Init: DX, BY, T0 , A0, C0
Cnt: TT-1
Add: {C, A}A+D
Shr: {C, A, B}{C, A, B}>>1ZLeabharlann , C0时序逻辑电路
10
乘法器控制单元
• 状态图
Start Reset
Reset
S0
• 寄存器组
• 8个8位寄存器,记为 R0~R7
• ALU为前例
• MEM为存储器
• DI/DO: 输入/输出数据 • MA: 地址 • MW: 写使能
R0 R1-R2
8
3
DA D
WE Register
3
3
AA File BA
A
B
8 8
K
8
01
MUX
MB
8
4
X
Y
ALU
SF H
DI MA MW
MEM
Reset
S0
Done
!Start
Start/Init
S1
Cnt
!B[0]
B[0]/Add
S2
E
Shr
!E
时序逻辑电路
17
乘法器仿真波形
时序逻辑电路
18
寄存器传送
• 寄存器之间传输数据 • 每个寄存器的数据输入
处配置多路数据选择器 (MUX) • 每个寄存器的输出数据 连接到所有MUX • 灵活实现多个数据同时 传送
S2
else next_state = S0;
E
Shr

第十三章时序逻辑电路PPT课件

第十三章时序逻辑电路PPT课件

右移寄存器具有串行输入、串并行输出的功能。
13.1 寄存器
⑤ 波形图
13.1 寄存器
(2)左移寄存器 ① 电路组成
串接顺序由低位到高位。寄存的数码从低位的 D 端输入, 从最高位的输出端串行输出。
13.1 寄存器
② 工作原理
接收数码前, 寄存器应清零。令 CR = 0,则各位触 发器均为 0 态。接 收数码时,应使 CR = 1。
(3)只要使 CR = 1,CP = 0,寄存器就处在保持状态。 完成了接收并暂存数码的功能。
3.特点 在接收数码时,各位数码是同时输入;输出数码时,也 是同时输出。因此,这种寄存器称为并行输入、并行输出数 码寄存器。
13.1 寄存器
13.1.2 移位寄存器
1.单向移位寄存器 (1)右移寄存器 ① 电路组成
13.1 寄存器
第三个 CP 上升沿到来后 :D2 = 1 移到 FF3 中, Q3 = 0 移到 FF2 中, Q2 = 1 移入 FF1,而 FF0 状态仍为 0 态。 1010;
第四个 CP 上升沿到来后 :D3 = 1 移到 FF3 中,其余各位 触发器依次右移,结果 Q0Q1Q2Q3 = 1001。
13.1 寄存器
③ 状态表
CP
0 1 2 3 4
④ 特点
输入
0 1 0 1 1
Q3 Q2 Q1 Q0
0000 1000 0100 1010 1101
从 4 个触发器的输出端可同时输出 4 位数码,即并行输
出。 又可从最低位的输出端处输出,只需要连续送入 4 个
CP 脉冲,存放 4 位数码将从低位到高位,依次从 Q0 串行输 出端处输出,这就是串行输出方式。
13.2 二进制计数器

时序逻辑电路基础知识讲解

时序逻辑电路基础知识讲解

同步时序电路的时钟 方程可省去不写。

输出方程: Y Q1nQ2n
输出仅与电路现态有关,为 穆尔型时序电路。
方 程 式
驱动方程:
J
2
J1
Q1n Q0n
K2 Q1n K1 Q0n
J
0
Q2n
K0 Q2n
2 求状态方程
JK触发器的特性方程:
Qn1 JQ n KQn
将各触发器的驱动方程代入,即得电路的状态方程:
由状态图可以看出,在时钟脉冲CP的作用下,电路的8个状 态按递减规律循环变化,即:
000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能,是一个3位二进制异步减法计数器。
6.3 计数器
计数器——用以统计输入脉冲CP个数的电路。
计数器的分类: (1)按计数进制可分为二进制计数器和非二进 制计数器。 非二进制计数器中最典型的是十进制计数器。
FF0
例 CP 1D C1
2
FF1
FF2
Q0 1D
Q1 1D
Q2
C1
C1
Q0
Q1
Q2
异步时序电路,时钟方程: 1

CP2 Q1,CP1 Q0,CP0 CP
方 电路没有单独的输出,为穆尔型时序电路。
程 驱动方程:

D2 Q2n,D1 Q1n,D0 Q0n
2 求状态方程
D触发器的特性方程:
000 001
010
QQ1212nnnn1111
1001不,不不变变10变,,QQ11 1010不不变变10,,QQ00
0 1
1 0
1 0
Q00nn11 10 10,,CCPP

时序逻辑电路

时序逻辑电路
异步时序电路:各触发器状态的变化不是同步发 生的,可能有一部分电路有公共的时钟信号,也可能 完全没有公共的时钟信号。
本章内容提要:
时序逻辑电路基本概念、时序逻辑电路的一般分 析方法;
异步计数器、同步计数器、寄存器与移位寄存器 的基本工作原理;
重点介绍几种中规模集成器件及其应用、介绍基
于功能块分析中规模时序逻辑电路的方法。
2021/8/13
3
数字电子技术
数字电子技术
定义:时序逻辑电路在任何时刻的输出不仅取决 于该时刻的输入,而且还取决于电路的原来状态。
电路构成: 存储电路(主要是触发器,必不可少) 组合逻辑电路(可选)。 时序逻辑电路的状态是由存储电路来记忆和表示 的。
时序逻辑电路的结构框电路:各触发器状态的变化都在同一时 钟信号作用下同时发生。

时序逻辑电路PPT课件

时序逻辑电路PPT课件
6.4 顺序脉冲发生器
顺序脉冲
分类
计数型 移位型 : 计数器+译码器
6.4.1 计数型顺序脉冲发生器
一、电路组成 由四进制计数器( JK 触发器) 和译码器构成
Q1n Q0n
Y0
&
Q1nQ0n
Y1
&
Q1n Q0n
Y2 &
Q1nQ0n
Y3 &
1
Q0
1J
FF0 C1 1K
Q0
RD
1
Q1 FF1 Q1
1J C1 1K RD
三、用 MSI 构成顺序脉冲发生器
1 CP
DDDD0123
74LS163
LD CR
CCTTTP
Q0
3位二进 Q1
制计数 QQ23
CO
74LS138
SSTTAB STC
Y0 Y1 Y2
译码 YY34
Y5
YY67
74LS374
EN
0D
0Q
1D
1Q
2D 缓冲2Q
3D 4D
寄存
3Q 4Q
5D
5Q
6D
6Q
7D
Q0
Q1
Q2
FF0
FF1
FF2
1D C1 R 1D C1 R
1D C1 R
Q0n1
Q0n
Q1n
Q
n 2
Q3
Q1n1 Q0n
FF3
Q2n1 Q1n
1D C1 R
Q3n1 Q2n
CP
1
CR
CP
不需译码器。不会
Q0
产生竞争冒险。状
Q1
态利用率低。

电工学(少学时)唐介第13章时序逻辑电路

电工学(少学时)唐介第13章时序逻辑电路

Q RD D
Q
SD
CP
CP上升沿,Q =D CP高电平、低电平、
下降沿,Q均不变
D
CP
四位数码寄存器: 待存数码为1101
0 1 Q4
&
0 1 Q3
&
0 0 Q2
&
0 1 Q1
&
取出指令
1
Q D Q Q D
1
Q
0
Q D
Q Q D
1
Q
取数 脉冲 接收 脉冲 ( CP )
RD A4 A3 A2 A1
1
1=S D
置 1 维 持 线
4 & 置 0 1 1 维 B =1 持 0= A 线 6 & & 5 0 1 CP 1 D
& 3
开,S 和 R 的状态是 互补的。 如果: R=D=0
门6 被关闭! D 的变化不能 传递到 S、R 端。
Q
SD
Q 1
如果 S = D = 0
RD
&
2 &
D R =1
0= S D
≥1
A SD S C R RD Q
Q
二. J-K 触发器
1. 电路结构 主触发器:
Q
Q
S = J Qn
R = K Qn
从触发器 S C R
SD
主触发器 S C R
RD
J CP K
Q = Q’ Q
从触发 器打开 器关闭
SD
从触发器 S C R
RD
Q’ 主触发 器关闭 器打开
Q’
主触发器 S C R
第 13 章
13.1 13.2 13.3 13.4

电子线路课件--13.1 时序逻辑电路概述

电子线路课件--13.1  时序逻辑电路概述

•二进制 — 十进制的互换规则
1.二进制化为十进制 方法:为“乘权相加法”; [例13.1.5] 把二进制数11101转换为十进制数。 解:(11101)2=(1×24+1×23+1×22+0×21+1×20)10
=(16+8+4+0+1)10=(29)10
2.十进制化为二进制 方法:为“除2取余倒记法”;
13.1 时序逻辑电路概述
13.1.1 时序逻辑电路的概念 13.1.2 二进制数
13.1 时序逻辑电路概述
13.1.1 时序逻辑电路的概念
1.数字集成电路分类
•组合逻辑电路 电路的输出状态只由同一时刻的电 路输入状态决定,与电路的原状态无关。
•时序逻辑电路 电路的输出状态不仅与同一时刻的 输入状态有关,也与电路原状态有关。
[例13.1.6] 把十进制数37转换为二进制数。
解: (37)10=(100101)2
2 37 ……1 2 18 ……0 二进制数码 2 9 ……1 应倒着顺序
2 4 ……0 由下向上记为 2 2 ……0 (100101)2
1 ……11001)
2×(101)

2
?
解 (1001) 2×(101) 2=(101101)2
4.除法运算
1001 × 101
1001 0000 1001 101101
[例13.1.4]
(10111010)
2÷(1101)

2
?
解 (10111010) 2÷(1101) 2=(1110)2…余(100)2
•二进制数的四则运算
1.加法运算 [例13.1.1] (1001) 2+(11) 2= ?
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1
J CP K
1 1
23
真值表
J
K
0 0 0 1 1 0 1 1
Qn+1 Qn 0 1 Qn
JK 触发器具有功能: 触发器具有功能: 记忆 置数 (置 0 和置 1) 置 计数
主从触发。 3. 触发方式 —— 主从触发。
(1) CP = 1 ( 或 0 ) 时主触发器接收信号,从触发器关闭。 时主触发器接收信号,从触发器关闭。 (2) CP = 0 ( 或 1 ) 时主触发器关闭,从触发器接收主触 时主触发器关闭, 发器的信号。 发器的信号。
0
S CP
1
R
1
14
1
Q
1
Q
(2) CP = 1 时
导引门 3、4 打开, 、 打开, 接收 R、S 的信号。 、 的信号。
& 1 SD 2 R′ 4
& RD
R
S
0
&
S′ 3
0
&
0 0 0 1 1 0 1 1
Qn+1 Qn 1 0 不定
1
S CP
1
R
1
15
3. 触发方式
电平触发方式 CP =1 接受信号,并立即输出相应信号:高电平触发 接受信号,并立即输出相应信号: CP =0 接受信号,并立即输出相应信号:低电平触发 接受信号,并立即输出相应信号:
导引门 3、4 打开, 、 打开, 接收 R、S 的信号。 、 的信号。
& 1 SD 2 R′ 4
& RD
R
S
1
&
S′ 3
1
&
0 0 0 1 1 0 1 1
Qn+1 Qn
0
S CP
0
R
1
12
1
Q Q
0
(2) CP = 1 时
导引门 3、4 打开, 、 打开, 接收 R、S 的信号。 、 的信号。
& 1 SD 2 R′ 4
主触发器 1S C1 1R
J CP K
18
保持不变
Q Q
2. 逻辑功能 J K Qn+1 Qn
SD 从触发器 2S C2 2R RD
0 0 0 1 1 0 1 1
0
0
Q′ ′ Q′ ′ 主触发器 1S C1 1R
1S = J Qn 1R = K Qn
0
J CP K
0 1
19
2. 逻辑功能 J K Qn+1 Qn 0
1
第13章 时序逻辑电路 章
13.1
基本RS双稳态触发器 基本RS双稳态触发器
双稳态触发器: 双稳态触发器: 是一种具有记忆功能的逻辑单元电路, 具有记忆功能的逻辑单元电路 是一种具有记忆功能的逻辑单元电路,它能储存 一位二进制码。 一位二进制码。 特点: 特点: 1、有两个稳定状态“0”态和“1”态; 两个稳定状态“ 态 态 2、能根据输入信号将触发器置成“0”或“1”态; 、能根据输入信号将触发器置成“0”或 1”态 3、输入信号消失后,被置成的“0”或“1”态能保存下 输入信号消失后,被置成的“ 或 态能保存下 即具有记忆功能。 来,即具有记忆功能。
8
3. 真值表
4. 逻辑符号
Q Q
Rd Sd 0 0 0 1 1 0 1 1
Qn+1 不定 0 1 Qn
Sd Rd
Rd 和 Sd 端部各加一个 小圆圈, 小圆圈,表示输入 信号为低电平有效。 信号为低电平有效。
9
13.2 钟控双稳态触发器
时钟脉冲:指挥各触发器动作的信号。 时钟脉冲:指挥各触发器动作的信号。 钟控触发器:又称同步(或可控 触发器。 或可控) 钟控触发器:又称同步 或可控)触发器。 按逻辑功能分类: 按逻辑功能分类: 触发器、 触发器、 触发器、 触发器。 可控RS 触发器、JK 触发器、D 触发器、T 触发器。
37
R×4 ×
+UCC
清零
RD 1D
2D
3D
4D UCC CP
1Q 2Q
3Q
4Q >1
1
&
0 0
发光二极管不亮
0
0
时钟脉冲
38
+UCC R×4 × 按其他按钮 不起作用
清零
1
RD 1D 2D 3D
1
4D UCC CP
1Q 2Q
3Q
4Q >1
0 1
&
0 0
0
1 0
时钟脉冲
39
13.3 寄 存 器
3
一、输入为低电平有效的基本 RS 触发器
1. 电路
Q Q
触发器的状态: 触发器的状态: 规定: 端的状态为触发器的状态。 规定: Q 端的状态为触发器的状态。 两个输出端的逻辑状态相反 Q=0 Q=1
Rd
& 1 Sd 2
&
复位状态 置位状态
Q=1 Q=0
4
2. 逻辑功能 Rd Sd 保持原态
Q Q
门 3 和门 4 打开
S =D 则 R=D Q=D
1
D
29
Q
Q
(3) 当 CP = 1 时
& 1 SD 2 RD &
1
置 维 持 线
S & 3 4 &
R
0
置 维 持
0
A & 5 6 &
B
1
线
输入信号被封锁 门 3 和门 4 始终 打开, 打开,S 和 R 的 状态是互补的。 状态是互补的。 如果: 如果: R=D=0 门6被 D的 S R 。
Q Q Q Q
D SD =1
C RD CP
T SD T CP RD
边沿 触发 T触 发器
T (a) 改接方法 (b) 逻辑符号
36
[例13.2.4] 是供四组人员参加智力竞赛的抢答电 例 其中采用了四个D 触发器的集成电路, 路。其中采用了四个 触发器的集成电路,试分析电 路的工作过程。 路的工作过程。 [解] 比赛之前,先闭合电源开关,使触发器与电源接 解 比赛之前,先闭合电源开关, 加上清零负脉冲, 通。然后给 RD 加上清零负脉冲,使四个 D 触发器都预 这时, 置在 0 态。这时,作指示灯用的发光二极管 D 都不 与门被打开, 亮,或非门的输入皆为 0,输出为 1,与门被打开,时 钟脉冲进入 CP 端。 四位参赛者分别手控按钮 SB1 ~ SB4,都不按按 , 钮,则四个 D 触发器输入皆为 0,输出端 Q 为 0。抢 答时,谁先按下按钮, 答时,谁先按下按钮,他所属的 D 触发器输入为 1, 输出Q 相应的指示灯亮。同时, 输出 为 1,相应的指示灯亮。同时,或非门因一个输 与非门关闭, 入为 1,其输出为 0,与非门关闭,输出始终为 0,时 其他人再按下按钮不起作用。 钟脉冲不能进入 CP 端,其他人再按下按钮不起作用。
1 0
1 1 0 0
& 1 Sd 2
&
1
Rd
1
1
0
Qn Qn+1 0 0 Qn 1 1 0 1 0 1 0 1
5
Rd 直接置 0 端 :
直接复位端 置0 0
Q
Rd Sd 1 1
Q
1 1 0 0
0 1 0
Rd
& 1 Sd 2
&
1
0
Qn Qn+1 0 Qn 1 0 0 0 1 0 0 1 0 1
6
Sd :直接置 1 端
Q Q Q Q
SD S CP R RD 高电平触发
SD S CP R RD 低电平触发
16
[例 13.2.1] 已知高电平触发可控 RS 触发器,R 和 S 端的输 例 触发器, 波形如图所示, 的波形。 入 波形如图所示,而且已知触发器原为 0 态,求输出端 Q 的波形。
[解] 解 1 CP R S
1
CP
D
0
30
Q
Q
& 1 SD 2
&
0
置 维 持 线
S & 3
1
& 4
R
如果 S = D = 0 门 4 和门 5 同时 被关闭! RD 被关闭! D 的变化不能传 递到 S、R 端。 、 置
维 持
1
A & 5 6 CP &
B0
线
0
0
1
D
1
三、D 触发器
由JK触发器转换为D触发器: Q Q
真值表
D
D 的变化对 Q 无影响
Q
34
四、T 触发器
(1) 将主从型 JK 触发器改接成 T 触发器
Q Q
真值表 T Qn+1 Qn Qn
Q
Q 主从 触发 T触 发器
J
C
K
0 1
RD
SD T CP
SD T
CP RD
逻辑符号
J=K=
0 —— Qn+1 = Qn 1 —— Qn+1 = Qn
35
(2) 将维持阻塞型 D 触发器改接成 T 触发器
多次翻转
2
3
4
Q
17
二、JK 触发器
1. 电路结构
主从型电路结构 1S = J Qn 1R = K Qn 从触发器的输出状态 由
Q Q
从触发器 2S C2 2R SD RD
主触发器的状态决定 CP:0 → 1 : 主触发器打开 — 接受信号 从触发器关闭 — 输出状态 不变 CP:1 → 0 : 主触发器关闭 — 不接受信号 从触发器打开 — 输出相应状态
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