JESD204B协议中自同步加解扰电路设计与实现

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基于JESD204B协议的雷达视频信号同步传输设计与实现

度要求越来越高。对于采用视频信号多波束比幅测
ｂａｃｋｐｌａｎｅｖｉｄｅｏｓｉｇｎａｌｂａｓｅｄｏｎＪＥＳＤ２０４Ｂｐｒｏｔｏｃｏ１．ＴｈｅｄｅｓｉｇｎｏｆｃｌｏｃｋａｎｄＪＥＳＤ２０４Ｂｐｒｏｔｏｃｏｌ
２０１６年１Ｏ月第３９卷第５期
舰船电子对抗
ＳＨＩＰＢＯＡＲＤＥＬＥＣＴＲＯＮＩＣＣＯＵＮＴＥＲＭＥＡＳＵＲＥ ቤተ መጻሕፍቲ ባይዱ
Ｏｃｔ．２Ｏ１６
Ｖｏ１．３９Ｎｏ．５
基于ＪＥＳＤ２Ｏ４Ｂ协议的雷达视频信号同步传输设计与实现
ＲａｄａｒＶｉｄｅｏＳｉｇｎａｌｓＢａｓｅｄｏｎＪＥＳＤ２０４ＢＰｒｏｔｏｃｏｌ
ＷＡＮＧＬｉｎ
（Ｔｈｅ７２３ＩｎｓｔｉｔｕｔｅｏｆＣＳＩＣ，Ｙａｎｇｚｈｏｕ２２５００１，Ｃｈｉｎａ）
Ｋｅｙｗｏｒｄｓ：ｍｕｌｔｉ — ｂｅａｍａｍｐｌｉｔｕｄｅ — ｃｏｍｐａｒｉｓｏｎｄｉｒｅｃｔｉｏｎｆｉｎｄｉｎｇ；ＪＥＳＤ２０４Ｂｐｒｏｔｏｃｏｌ；
ＤｏＩ：１０．１６４２６／ｉ．ｃｎｋｉ．ｉｃｄｚｄｋ．２０１６．０５．０２５

基于JESD204B协议的ADC高速串行接口设计与实现

• 130•引言：在第五代移动通信中，高性能ADC 、DAC 器件是其发展的核心器件。

随着高速ADC 器件的发展，采样率已跨入GSPS 范围，采样精度也提升到了14bit 甚至16bit 。

随着采样速率的不断提高，数据位宽的逐渐加大，基于LVCOMS 、LVDS 的并行ADC 、DAC 传输技术暴露出信号同步困难，偏移大，抗干扰能力弱，布局布线困难等问题。

研制更新型的高速接口成为了解决问题的关键。

由JEDEC 国际组织推出的JESD204B 系列协议成为解决高速转换器和FPGA 之间数据传输问题的接口协议。

与传统的并行总线相比，JESD204B 高速串行接口具有以下优势：（1）提高了数据传输速率；（2）减少了引脚数目，使ADC 的封装变小；（3）简化了布局布线；（4）使用了CML 电平后，功耗更小。

目前，以ADI 、TI 为代表的众多厂家已生产了多款具有JESD204B 接口的高速AD ，同时，FPGA 公司XILINX 和Altera 就JESD204B 接口提供了专门的IPcore 供用户使用。

本文以A D 9680芯片为例，该芯片为一款双通道，支持最高采样率为1.25GSPS ，精度为14bits 的ADC ，详细描述了基于XILINX 公司KU 系列FPGA 的JESD204B IP Core 的逻辑实现，完成仿真验证，并在硬件电路板上完成实测，结果正确，可满足工程使用要求。

1 JESD204B协议1.1 协议简介JESD204B 协议结构可分为应用层、传输层、链路层、物理层，如图1所示。

物理层即串行/解串层，负责以线路速率发送或接收字符。

链路层主要完成8B/10B 编解码以及加/解扰码等功能。

传输层负责将数据组帧或解帧。

应用层支持对链路进行配置和数据收发。

1.2 帧填充J E S D 204B 协议规定，A D C 采样位宽不足16bit 时，低位需补随机数至16bit ，完成组帧操作再进行8B/10B 编码。

JESD204B接口的应用场景

JESD204B接口的应用场景一，JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。

这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。

随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS 和LVDS已经很难满足设计要求，因此“JESD204B”应运而生。

现在各大厂商的高速ADC/DAC上基本都采用了这种接口。

与LVDS及CMOS接口相比，JESD204B数据转换器串行接口标准可提供一些显着的优势，比如更简单的布局以及更少的引脚数。

也因此它获得了更多工程师的青睐和关注，它具备如下系统级优势：1、更小的封装尺寸与更低的封装成本：JESD204B不仅采用8b10b编码技术串行打包数据，而且还有助于支持高达12.5Gbps的数据速率。

显著减少数据转换器和FPGA上所需的引脚数，从而可帮助缩小封装尺寸，降低封装成本；2、简化的PCB布局与布线：更少的引脚数可显着简化PCB布局与布线，因为电路板上的路径更少。

由于对畸变管理的需求降低，因此布局和布线可进一步简化。

这是因为数据时钟嵌入在数据流中，并在接收器中与弹性缓冲器结合，无需通过“波形曲线”来匹配长度。

下方图片是JESD204B接口对简化PCB布局有多大帮助的实例；3、高灵活布局：JESD204B对畸变要求低，可实现更远的传输距离。

这有助于将逻辑器件部署在距离数据转换器更远的位置，以避免对灵敏模拟器件产生影响；4、更简单的时序控制；5、满足未来需求：该接口能够自适应不同数据转换器分辨率。

对于未来模数转换器（ADC）及数模转换器（DAC）而言，无需对TX/RX电路板进行物理上的重新设计。

图:LVDSDAC的PCB布局（左）；采用JESD204B的相同DAC的PCB布局（右）下表是JESD204B、LVDS接口之间的对比：既然JESD204B接口的优点如此多，这是不是意味着大家都要选取JESD204B接口了呢？不一定。

一种基于JESD204B协议的板内板间数据采集同步技术的实现

一种基于JESD204B协议的板内板间数据采集同步技术的实现基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，适用于无线通信、雷达、医疗、测量和高速图像处理等领域。

JESD204B是一种用于高速数据传输的串行接口协议，支持高达12.5Gbps的数据传输速率。

该协议不仅可以实现数据传输，还能提供时钟和同步信号，实现多个设备之间的同步采集。

在实际应用中，JESD204B 通常用于将模数转换器（ADC）从高速信号直接传输到数字信号处理器（DSP）或者FPGA中进行数字信号处理。

在板内数据采集中，可以使用JESD204B接口连接ADC和FPGA，实现高速、同步的数据采集。

ADC将模拟信号转换为数字信号，并通过JESD204B接口传输到FPGA中。

FPGA可以根据JESD204B协议解析接收到的数据，进行后续的数字信号处理。

此外，JESD204B还提供了时钟和同步信号，可以保证ADC和FPGA之间的数据同步采集。

在板间数据采集中，可以将多个JESD204B接口连接到一个时钟和同步信号源上，实现多个设备之间的同步采集。

通过共享同一个时钟和同步信号源，可以保证多个设备之间的数据采集同步性。

这种同步采集技术在雷达、医疗和测量领域非常重要，可以保证多个设备之间的数据一致性，提高系统的整体性能。

基于JESD204B的板内、板间数据采集同步技术实现需要面临一些挑战。

首先，高速数据传输需要高速时钟和同步信号源，在设计电路和线路时需要考虑高速信号的传输和抗干扰能力。

其次，JESD204B协议的实现需要一定的硬件资源和软件支持，需要仔细分析系统需求和硬件设计。

最后，数据采集同步技术需要考虑多个设备之间的时钟和同步信号的匹配，需要进行严格的时序设计和校准。

总结来说，基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，能够满足高速数据处理和实时数据采集的需求。

基于JESD204B协议的高速数据传输接口设计与实现

基于JESD204B协议的高速数据传输接口设计与实现
张金凤;孟爱权;袁子乔
【期刊名称】《火控雷达技术》
【年(卷),期】2017(046)001
【摘要】为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题,对基于JESD204B协议的数据传输接口进行了研究.文中利用Xilinx FPGA的GTX高速收发器,实现了基于JESD204B协议的10Gbps数据传输.简述了该系统的架构,详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计,并结合Matlab程序对系统的指标进行测试.
【总页数】5页(P16-19,37)
【作者】张金凤;孟爱权;袁子乔
【作者单位】西安电子工程研究所西安710100;西安电子工程研究所西安710100;西安电子工程研究所西安710100
【正文语种】中文
【中图分类】N957.52
【相关文献】
1.基于JESD204B协议的数据采集接口设计与实现 [J], 王红亮;曹京胜
2.基于JESD204B协议的数据传输接口设计 [J], 周典淼;徐晖;陈维华;李楠;孙光林;刀节涛
3.基于 JESD204B 协议的雷达视频信号同步传输设计与实现 [J], 王林
4.基于JESD204B协议的ADC高速串行接口设计与实现 [J], 梁晨
5.基于JESD204B协议的多板卡同步采样设计与实现 [J], 孙磊;张松柏
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基于JESD204B协议的雷达多通道同步采集实现

Electronic Technology •电子技术Electronic Technology & Software Engineering 电子技术与软件工程• 121【关键词】JESD204B 多通道采集同步1 引言相控阵雷达系统中，ADC 采样通道间的采样数据对齐都是必要的，否则会对I/Q 的正交度或各通道间的合成带来影响，导致最终的分析结果异常。

由于整机性能要求的提高，对ADC 采样率等各方面的需求也日益增高，在不低于百Msps 的采样率下，如何保证采样点对齐是一个重要问题。

相比于传统的并行LVDS 组传输方式的ADC 芯片，JESD204B 接口逐渐成为更多高速AD 的数据传输协议选择。

其在提高传输速率和系统集成度方面都有明显的优势，接口速率高至12.5Gbps 。

JESD204B 标准中的subclass1和subclass2支持确定性延迟功能，利用该性质可将多通道数据传输路径的相对延迟量固定。

本文提出的设计方案针对JESD204B 接口subclass1的ADC 芯片解决采样点对齐的问题，并基于ADI 公司生产的14bit 、500Msps 四通道AD9694芯片电路进行验证。

2 JESD204B协议及相关ADC接口2.1 JESD204B协议实现确定性延迟的原理JESD204B 接口多用于AD/DA 器件与逻辑器件之间的数据传输，分为物理层、数据链路层、传输层和应用层。

数据链路的建立需要经过代码组同步、初始化同步和数据传输三个过程[1]。

确定性延迟指的是从串行数据发送端的并行帧数据输入至接收端并行解帧的所需时间。

对于Subclass1的器件，由SYNC 信号和SYSREF 信号共同完成代码组同步并确定LMFC （local multi-frame clock ，多帧时钟）边沿。

其时序图如图1所示。

FPGA 和ADC 器件均以SYSREF 作为基于JESD204B 协议的雷达多通道同步采集实现文/孙维佳伍小保范欢欢LMFC 沿的起点。

jesd204b_FPGA实现

JESD204B CLASS 1 简介与FPGA的实现说明：本文主要分析jesd204b CLASS 1 协议及在FPGA的实现1、什么是JESD204B协议标准JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC同步的标准。

JESD204标准于2006年初次发布，经过2次修订，最新版本是JESD204B。

最初单条LAN的传输速度从3.125Gbps提升到12.5Gbps，最新标准中最重要的是加入了实现确定延迟的部分。

电气特征部分：定义源端阻抗与负载阻抗为100 Ω±20%；可采用AC/DC偶合方式，具体AC、DC特性可参考JESD204B规范第4章。

2、为什么要重视JESD204B标准当前ADC/DAC主要采用CMOS和LVDS接口电平。

在数据速率不断提高时CMOS接口电路的瞬态电流会增大，导致更高的功耗。

虽然LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。

这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。

图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。

图1 采样率与驱动方式VS功耗从图1可知在大约150 –200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。

CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。

JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。

同样，针对给定的转换器分辨率和采样率，所需的引脚数目也大为减少。

表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数和位分辨率。

在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204B数据传输的最大数据速率为4.0 Gbps。

一种基于JESD204B协议的板内、板间数据采集同步技术的实现

2022年 3月 March 2022Digital Technology &Application 第40卷第3期Vol.40 No.3数字技术与应用161中图分类号:TN958.92 文献标识码:A 文章编号:1007-9416(2022)03-0161-04DOI:10.19695/12-1369.2022.03.51一种基于JESD204B协议的板内、板间数据采集同步技术的实现陆装驻成都地区航空军代室陈东随着数字采集技术的飞速发展，在科研及工程中，采用单路A/D数据采集电路对多路信号数据进行分时采集。

目前在雷达通信、实时监控、相关仪器仪表数字化显示等场景的应用，越发凸显出多通道数据采集同步技术的重要性。

在设计多通道数据同步采集卡时，因其内部是多路ADC同时采样，不进行细致规划，不能得到同步的多路采样数据流。

本文介绍了一种基于JESD204B收稿日期:2021-12-11作者简介:陈东(1983—),男,贵州六盘水人,研究生,高级工程师,研究方向:航空装备。

协议的板内、板间数据同步技术，通过高精度时钟分配芯片、优化信号走线实现了板内各通道的真正实时的同步采集，并且可以方便灵活地实现多块板卡的板间同步，具有高速、高精度、多路同步采集的特点。

国内外对多通道同步数据采集技术的研究大致相同，基本采用选用多个A/D，通过选取不同时间段来对多个通道进行测量的方式。

国外一些IC公司宣称创新的图1 采集板卡组成框图Fig.1 Block diagram of the acquisition board数字技术与应用第 40 卷162多路同步采集A/D芯片也往往是利用时间片转换对多通道进行采集，并非真正的同步采集芯片；分时转换采集，所带给电路的时间延时使其难以适应高速电路中采集的需求。

对多采集板卡应用实际有效的同步技术，行业内未曾发现比较突出的研究[1]。

1 采集板卡的功能及组成文章研究的16通道采集板卡（以下简称采集板卡）主要功能是实现16通道数据同步采集及数据的同步传输，组成框图如图1所示：由图1可知，采集卡同步采集选用AD9656，其配置JESD204B数据接口，单芯片集成4通道，最高采样率125MSPS，支持多芯片同步采集。

以JESD204B开始您的系统设计

专题报道Fe a ture Re p o rt2014.063用于数据转换器的高速串行接口正在形成一种趋势，以支持更高速转换器、灵活的时钟以及确定性延迟等日渐严苛的要求。

JE SD204串行链路的第一版和第二版提供了转换器以较少引脚数发送和接收数据时更为迫切需要的突破。

但是，这些版本在通道数、速度和功能方面存在一些基本限制。

而第三个版本——即JESD204B ——有三个主要的新改进：更高的通道速率最大值（每通道高达12.5G bit s/s ）、支持确定性延迟和谐波帧时钟。

最新的JE SD204B 接口得益于转换器性能的提升——这些转换器兼容开放市场FPGA 解决方案，并且可扩展——现已能轻松传输大量待处理的数据。

FPG A 公司已讨论了多年有关千兆串行器/解串器(SE RD ES)接口的话题，而FPGA 工程师早已认识到大而快的管道的必要性，以便数据进出F P GA 的速度与器件的处理速度相匹配。

主要的问题在于，过去大部分模数转换器(A DC)未配备这类高速串行接口。

FP G A 与A D C 相互之间无法通信，从而无法利用SERDES 的带宽优势。

JE SD204B 兼容型转换器能够解决这个问题，虽然人们对此尚存有疑问。

在此，将列出广大工程师在系统设计过程中所遇到的常见问题，并基于这些问题与大家分享相关设计经验与解决方案：当采用并行I/O 将多个高速数模转换器(D A C )与单个FPG A 相连时，对FPG A 的I/O以JESD204B 开始您的系统设计ADI 公司Ia n Be a ve rs要求很高。

这种情况下，很难对每个D A C 到FPG A 的数据时钟输出(D C O )信号进行布局并连接。

SERDES 接口如何改善这个问题？相比并行或低压差分信号(LV D S)接口结构，串行J ESD204B 接口的I/O 引脚数量要少得多。

此外，时钟信号内嵌于串行数据流中，因此DCO 并非是必须的。

基于JESD204B协议的数据采集接口设计与实现

基于JESD204B协议的数据采集接口设计与实现#王红亮，曹京胜(中北大学仪器科学与动态测试教育部重点实验室，太原030051)摘要：目前国内对于高速串行JESD204B接口开发使用难以摆脱国外限制，缺乏自主设计技术经验积累。

为了促进JESD204B接口国产化进程，文中介绍了一种基于JESD204B协议的高速采样数据解析接收电路。

利用 Xilinx的高速串行收发器GTX实现了 JESD204B接口的物理层，采用GTX内部8B/10B译码器解析接收串行数据流，按照4拜特对齐方式完成字节对齐，对GTX的功能配置和端口信号进行了研究;通过FPGA逻辑设计完成了接口的链路层，采用模块化设计思想，设计了同步请求管理模块，通过判断连续接收到标识符的数目控制链路初始化，并设计了用于检测和替换数据帧尾控制字节的接收数据处理模块。

经过测试验证，在7.4 Gbps 的传输速率下接口可以正确解析数据，所设计接口电路满足工程应用需求。

关键词:JESD204B;高速串行协议;GTX;数据采集中图分类号:TM93 文献标识码:B文章编号:1001-1390(2018)07"0087>05 Design and implementation of data acquisition interface based on theJESD204B protocolW ang Hongliang,Cao Jingsheng(K ey Laboratory of In strum ent Science &Dynamic M easurem ent,Ministry of Education,North University ofChina,Taiyuan030051,China)Abstract ：At present,th e developm ent of high-speed serial JESD204B interface is difficult to get rid of foreign restrictio n s an d lack of independent design technical experience.In order to p ro m o te th e localization process of JESD204B interface,th is paper introduces a high-speed sam pling data analysis and receiving circuit based o n th e JESD204B p rotocol.The physical layer of JESD204B interface is achieved by Xilinx high-speed serial transceiver GTX,an d th e8b/ 10B decoder w ith in th e GTX is used to decode serial data stream,which is aligned byte according to th e4 byte alignm ent.So configu ration and th e fun ction of th e GTX p o rt signal are studied.The link layer of th e interface is com pleted th ro u gh th e FPGA logic design,adoptin g m odular design thinking,a synchron ous request m an agem en t m od u le is de-signed，w hich com pletes link in itialization出rou gh th e judgm ent receives th e identifier of th e num ber of consecutive，and th e receive data processing m od u le is designed to detect an d replace th e data fram e tail con trol byte.After testin g and verification,th e interface can correcdy analyze data at7.4 Gbps tran sm ission rate,and th e design interface circuit m eets engineering application requirem ents.Keywords：JESD204B,h igh speed serial protocol,GTX,data collection〇引言高速宽带数据采集仪器仪表设计中对转换器与逻辑器件之间的接口电路提出了海量、高速的传输需求。

基于JESD204B协议的发送端电路设计

Vol. 44 No. 2Apr. 2021第44卷第2期2021年4月电子器件Chinese Journal of ElccLmn DevicesDesign of Transmitter System Based on JESD204B Standard *SHAO Jie *，WAN Shuqin ，YE Mingyuan ，SHENG Wei(The 5&h Research Institute , China Electronics Technology Group Corp. , Wuxi Jiangsu 214035, China)Abstract : Based on in-depLh analysis of JESD204B sLandard , Lhe LransporL layer was implemented with daLa combina- Lion module and mapping module , and daLa link layer was realized wiLh 3 modules which were synchronizer , alignmenLcharacLers inserLing module and encoder. The LransmiLLer was designed by Verilog HDL wiLh 4 channels parallel sLruc- Lure and verified wiLh UVM. The sysLem supporLs 9 modes and parameLer N of each mode can be seL Lo 16 or 8. Veri-ficaLion resulLs indicaLe LhaL Lhe LransmiLLer can be synchronized wiLh Lhe receiver successfully and Lhe received daLa is Lhe same wiLh source daLa from LransmiLLer. SynLhesis resulLs wiLh 65nm process library shows LhaL Lhe processing speedof Lhe each lane can be 1.25 GHz , achieving Lhe maximum speed of JESD204B sLandard.Key words : JESD204B LransmiLLer ； LransporL layer ； daLa link layer ；Verilog Design ； UVM verificaLionEEACC ： 1265 doi : 10・3969/j ・issn .1005-9490・2021・02・009基于JESD204B 协议的发送端电路设计邵杰*，万书芹，叶明远，盛炜(中国电子科技集团公司第五十八研究所，江苏无锡214035)摘要：在深入分析JESD204B 协议内容的基础上，通过数据组合和数据映射2个模块实现传输层，通过同步、对齐字符插入模块和编码3个模块实现数据链路层。

在Xilinx FPGA上快速实现JESD204B

在Xilinx FPGA上快速实现JESD204B简介JESD204是一种衔接数据转换器(和)和规律器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复确实定性延迟。

随着转换器的速度和辨别率不断提升，JESD204B接口在高速转换器和集成RF中也变得更为常见。

此外，和ASIC 中灵便的串行器/解串器(SERDES)设计正逐步取代衔接转换器的传统并行LVDS/接口，并用来实现 JESD204B物理层。

本文介绍如何迅速在?FPGA上实现JESD204B接口，并为FPGA设计人员提供部分应用和调试建议。

JESD204B 协议实现概述JESD204B规范定义了实现该协议数据流的四个关键层，1所示。

传输层完成样本和未加扰的帧数据之间的映射和解映射。

可选的加扰层可用来加扰/解扰8 位字，以蔓延频谱尖峰来降低EMI。

数据链路层处理链路的同步、建立与保持，并对加扰后的数据举行8B10B编码或译码。

物理层负责以比特速率发送和接收编码后的字符。

图1. JESD204B标准的关键层级不同的JESD204B IP供给商可能以不同的方式实现这些层级。

图 2和图3显示ADI如何实现JESD204B的发送和接收协议。

图2. JESD204B发送器实现图3. JESD204B接收器实现传输层实现和特定的转换器配置及其样本与帧之间的映射方式强相关，因此大部分FPGA供给商将其排解在各自的JESD204 IP之外。

此外，FPGA 集成了高度可配置、高集成度的SERDES收发器，这些SERDES收发器可用来支持全部类型的串行协议，包括PCIe、SATA、SRIO、CPRI和JESD204B。

因此，一个实现链路层的规律核和实现物理层的可配置SERDES 便构成了JESD204B 链路的基础。

图4 和图5 显示Xilinx FPGA上的JESD204B 发送器和接收器框图。

JESD204 B协议中发送端同步电路设计与实现

JESD204 B协议中发送端同步电路设计与实现欧阳靖;姚亚峰;霍兴华;谭宇【期刊名称】《电子器件》【年(卷),期】2017(040)001【摘要】作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。

为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。

Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

%As the latest version of AD/DA sampled data transmission standard that proposed by JEDEC,JESD204B added the support for the synchronous serial transmission through multi-link. In order to ensure the accuracy of multi-link synchronous transmission,transmission synchronization circuit was designed by Verilog HDL and imple-mented the specified functions of the standard,which is CGS,ILAS and Sync Octet Replacement. The simulation result of Modelsim verified that the transmission circuit consistent with requirements of the protocol. The synthesis result of Design Complier(0.18 μm process library) showed that the circuit can reach the 255.03 MHz processing frequency during the data transmission,according to which it is able to apply in the circuit design of JESD204B high speed interface.【总页数】7页(P118-124)【作者】欧阳靖;姚亚峰;霍兴华;谭宇【作者单位】中国地质大学机械与电子信息学院，武汉430074;中国地质大学机械与电子信息学院，武汉430074;中国地质大学机械与电子信息学院，武汉430074;中国地质大学机械与电子信息学院，武汉430074【正文语种】中文【中图分类】TN46【相关文献】1.地震应急信息发送端软件的设计与实现 [J], 孙路强;李刚;栗连弟;李雅静;王晓磊;齐世超2.基于电磁波反射的协作SR-ARQ协议发送端延时分析 [J], 张翠;黄生叶;章晋龙;罗小芳;周冠宇3.邮件发送客户端SMTP协议的实现 [J], 朱健;卢秉亮;王盛明;甄雷4.用于MMS发送的简化WAP客户端协议栈设计与实现 [J], 李脉;陈里5.基于JESD204B协议的发送端电路设计 [J], 邵杰;万书芹;叶明远;盛炜因版权原因，仅展示原文概要，查看原文内容请购买。

关于JESD204B转换器与FPGA匹配的设计关键点

关于JESD204B转换器与FPGA匹配的设计关键点随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准，出现了FPGA与这些模拟产品的最佳接口方式问题。

FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器。

然而在过去，大多数ADC和DAC不能通过这些高速串行接口进行配置，就是说FPGA与转换器无法与任何常用标准接口，利用高串行-解串(SERDES)带宽。

JESD204B接口针对支持更高速转换器不断增长的带宽需求而开发，以填补该空白。

作为第三代串行数据链路标准，JESD204B提供更高的最大通道速率(每通道高达12.5 Gbps)，支持确定延迟和谐波帧时钟。

该接口借助兼容开放市场FPGA解决方案且可扩展的高性能转换器，可轻松传输大量待处理的数据。

大多数信号处理系统首先是通过其模拟或RF频率、动态范围和采样速率进行定义，以建立转换器选择标准。

然而，当与FPGA匹配进行数据处理时，无论如何都不能忽视对转换器数字接口的考量。

只要了解新型JESD204B接口并牢记一些高级考量因素，那么为您的FPGA选择合适的JESD204B转换器其实并不难。

以下是一些关于JES204B转换器与FPGA 匹配的常见问题及解答。

重点说明采用这款新型串行接口进行转换器设计时的关键点。

FPGA对于JESD204B需要多少速度？通常，设计人员实际上是问JESD204B与转换器接口应用中FPGA需要支持的收发器线路速率。

收发器是FGPA中的高速串行接口，其可以发送或接收数据及恢复内嵌时钟。

收发器主要作为高速数据端口，与功能无关。

但如果在其周围配置合适的固件，它们可以为许多不同的接口协议提供数字支持。

例如，FPGA收发器可以充当并行至串行发射器或串行至并行接收器(图1)。

对于JESD204B这样的高速串行接口，FPGA收发器可以在系统中以两种方式发挥作用。

当FPGA支持ADC外部数据下游采集时，它是作为串行数据接收器。

理解JESD204B协议

理解JESD204B协议
在使用我们的最新模数转换器(ADC) 和数模转换器(DAC) 设计系统时，我已知道了很多有关JESD204B 接口标准的信息，这些器件使用该协议与FPGA 通信。

此外，我还在E2E 上的该栏目下阅读了各种技术文章及其它博客文章，明白了为什么JESD204B 是LVDS 和CMOS 接口的后续产品。

有一个没有深入讨论的主题就是解决ADC 至FPGA 和FPGA 至DAC 链路问题的协议部分，这两种链路本来就是相同的TX 至RX 系统。

作
为一名应用工程师，我所需要的就是了解其中的细微差别，这样才能充分利用JESD204B 通过现有LVDS 和CMOS 接口提供的优势。

有了JESD204B，您无需再：
使用数据接口时钟(嵌入在比特流中)
担心信道偏移(信道对齐可修复该问题)
使用大量I/O(高速串行解串器实现高吞吐量)
担心用于同步多种IC 的复杂方法(子类1 和2)
我们来考虑一种由ADC 等数字源向FPGA 发送数字数据的简单情况。

在正确发送或接收数据之前，有几件事必须要做，如图 1 所示以及下文所说明的那样。

图1. JESD204B 协议状态图
1. 代码组同步(CGS) 不需要接口时钟，因此RX 必须将其数位及字边界与TX 串行输出对齐。

RX 可向TX 发送SYNC 请求，让其通过所有信道发送一个已知的重复比特序列，本例中每字符每K 是K28.5。

确切的字符。

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ｆｉｎａｌｌｙｒｅａｌｉｚｅｓｔｈｅｄｅｓｉｇｎａｎｄｐｒｏｖｉｄｅｓｓｉｍｕｌａｔｉｏｎａｎｄｓｙｎｔｈｅｓｉｓｒｅｓｕｌｔｓＴｈｅｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｐｒｏｖｅｓｔｈａｔｔｈｉｓｄｅｓｉｇｎｉｓｃｏｍｐｌｅｔｅｌｙｃｏｎｆｏｒｍｔｏｔｈｅｓｔａｎｄａｒｄａｎｄｅｎｈａｎｃｅｓｔｈｅｓｔａｂｉｌｉｔｙｏｆｔｈｅｃｉｒｃｕｉｔ，ｉｎｔｈｉｓｐｏｉｎｔ，
第２５卷第７期
Ｖ０１．２５
Ｎｏ．７
电子设计工程
ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎＥｎｇｉｎｅｅｉｎｒｇ
２０１７年４月
Ａｐｒ．２０１７
ＪＥＳＤ２０４Ｂ协议中自同步加解扰电路设计与实现
ｕｓｅｓｓｅｌｆ－ｓｙｎｃｈｒｏｎｏｕｓｓｃｒａｍｂｌｉｎｇｔｏｒａｎｄｏｍｉｚｅｔｈｅｓｉｇｎａｌｏｆｔｈｅｄａｔａ — ｌｉｎｋｌａｙｅｒ，ｗｈｉｃｈｉｓａｂｌｅｔｏｅｆｆｅｃｔｉｖｅｌｙｒｅｄｕｃｅｔｈｅｅｍｅｒｇｅｎｃｅｏｆｓｐｕｉｒｏｕｓｓｐｅｃｔｒｕｍｓ，ａｎｄｈｅｎｃｅｄｅｃｒｅａｓｅｓｐｏｓｓｉｂｉｌｉｔｙｏｆｂｉｔ — ｅｒｒｏｒ．Ｔｈｉｓａｒｔｉｃｌｅｉｓａｉｍｅｄｔｏｕｓｉｎｇｔｈｅｓｔｒｕｃｔｕｒｅｏｆｃｌａｓｓｉｃｓｔａｔｅ－ｍａｃｈｉｎｅｔｏｄｅｓｉｇｎｔｈｅｓｃｒａｍｂｌｅｒａｎｄｄｅｓｃｒａｍｂｌｅｒ
欧阳靖，姚亚峰，霍兴华，谭宇
（中国地质大学机械与电子信息学院，湖北武汉４３００７４）
摘要：作为ＪＥＤＥＣ最新修订的ＡＤ／ＤＡ串行传输协议，ＪＥＳＤ２０４Ｂ采用自同步扰码对数据链路层原始信号进行随机化转换．有效地避免了杂散频谱产生，减少了物理层误码概率。本文基于经典状态
关键词：电路设计；ＪＥＳＤ２０４Ｂ协议；加解扰状态电路
中图分类号：ＴＮ４６
文献标识码：Ａ
文章编号：１６７４ — ６２３６（２０１７）０７ — ０１４８ — ０４
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎａｎｄｄｅｓｉｇｎｏｆｓｅｌｆ－ｓｙｎｃｈｒｏｎｏｕｓｓｃｒａｍｂｌｉｎｇａｎｄｄｅｓｃｒａｍｂｌｉｎｇｃｉｒｃｕｉｔ
ｃｉｒｃｕｉｔｏｆＪＥＳＤ２０４ＢＳｔａｎｄａｒｄ．Ｔｈｅａｒｔｉｃｌｅｅｌａｂｏｒａｔｅｓｔｈｅｐｉｒｎｃｉｐｌｅｏｆｔｈｅｓｅｌｆ－ｓｙｎｃｈｒｏｎｏｕｓ．ｓｃｒａｍｂｌｉｎｇｉｎＪＥＳＤ２０４Ｂｓｔａｎｄａｒｄａｔｉｆｒｓｔ，ｔｈｅｎｐｒｏｐｏｓｅｓａｄｅｓｉｇｎｓｃｈｅｍｅｏｆｔｈｅｓｃｒａｍｂｌｅｒａｎｄｄｅｓｃｒａｍｂｌｅｒｃｉｒｃｕｉｔ，
机结构对ＪＥＳＤ２０４Ｂ协议中自同步加扰及解扰电路进行设计实现，文章阐述了协议中态电路的设计方案，最终对该方案进行实现、仿真与综合。仿真与综合结果表明该方案充分兼容协议控制信号。功能完全符合协议要求，增强了加解扰电路的稳定性与容错性。同时提高了电路的处理效率，可应用于ＪＥＳＤ２０４Ｂ高速串行接口电路设计中。
ｂａｓｅｄｏｎＪＥＳＤ２０４Ｂｓａｎｔｄａｒｄ
ＯＵＹＡＮＧＪｉｎｇ，ＹＡＯＹａ－ｆｅｎｇ，ＨＵＯＸｉｎｇ－ｈｕａ，ＴＡＮＹｕ
（ＦａｃｕｌｔｙｏｆＭｅｃｈａｎｉｃａｌ＆ＥｌｅｃｔｒｏｎｉｃＩｎｆｏｒｍａｔｉｏｎ，ＣＵＧ，Ｗｕｈａｎ４３００７４，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：ＡｓａｌａｔｅｓｔｖｅｒｓｉｏｎｏｆＡＤ／ＤＡｓｅｒｉａｌｔｒａｎｓｍｉｓｓｉｏｎｓｔａｎｄａｒｄｐｒｏｐｏｓｅｄｂｙＪＥＤＥＣ．ＪＥＳＤ２０４Ｂ