实验二 由74LS161实现的二十四进制计数器
移位寄存器实验报告
移位寄存器实验报告移位寄存器和计数器的设计实验室：实验台号：日期：专业班级：姓名：学号：一、实验目的1. 了解二进制加法计数器的工作过程。
2. 掌握任意进制计数器的设计方法。
二、实验内容（一）用D触发器设计左移移位寄存器（二）利用74LS161和74LS00设计实现任意进制的计数器设计要求：以实验台号的个位数作为所设计的任意进制计数器（0、1、2任选）。
三、实验原理图1.由4个D触发器改成的4位异步二进制加法计数器（输入二进制：11110000）2.测试74LS161的功能3.熟悉用74LS161设计十进制计数器的方法。
①利用置位端实现十进制计数器。
②利用复位端实现十进制计数器。
四、实验结果及数据处理1.左移寄存器实验数据记录表要求：输入二进制：111100002.画出你所设计的任意进制计数器的线路图（计数器从零开始计数），并简述设计思路。
8进制利用复位法实现8进制计数器，8=1000B，将A端同与非门相连，当A端=1时，使复位端获得信号，复位，从而实现8进制。
五、思考题1. 74LS161是同步还是异步，加法还是减法计数器?答：在上图电路中74LS161是异步加法计数器。
2. 设计十进制计数器时将如何去掉后6个计数状态的?答：通过置位端实现时，将Q0、Q3 接到与非门上，输出连接到置位控制端。
当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q0、Q3同时为高电平，位控制端为低电位，等到下一个CP上升沿到来时，完成置数，全部置为0。
3. 谈谈电子实验的心得体会，希望同学们提出宝贵意见。
答：通过这学期的电子实验，我对电子电路有了更加深入地了解。
初步了解了触发器、寄存器、计数器等电子元件的使用。
将理论与实践相结合，更加深入的了解了电子技术，学到了很多，对这学期的电子实验十分满意。
74ls161设计27进制计数器实验报告
74ls161设计27进制计数器实验报告
设计一个27进制计数器，能够进行0到26的循环计数。
实验原理：
74ls161是一种4位二进制同步计数器，能够进行二进制的加减计数。
而27进制和二进制之间的转换，可以利用除27取余法实现。
因此，通过在74ls161的CLK输入上接入一个27分频器，将27进制转换为二进制进行计数，再通过输出的值进行转换即可实现27进制计数器。
实验器材：
1. 74ls161计数器芯片
2. 27分频器芯片
3. LED灯
4. 电容
5. 电阻
6. 面包板和连接线
实验步骤：
1. 将74ls161计数器芯片和27分频器芯片插入面包板上。
2. 将CLK输入端和27分频器的输出端连接。
3. 将74ls161的CLR和LD输入端都接入高电平。
4. 将QA~QD四个输出端口依次连接到四个LED灯上。
5. 接入电源，开始实验。
实验结果：
经过实验可以发现，通过连接27分频器，计数器能够顺利地进行0到26的计数，最后回到0重新开始。
LED灯也能够随着计数器的计数进行相应的亮灭操作。
因此，实验成功。
实验结论：
通过以上实验过程可以看出，通过74ls161计数器和27分频器的结合，能够实现简单的27进制计数器。
但是，为了保证计数器的稳定性和可靠性，实验中还需要注意一些电路的参数设置和元件的选择等问题。
数电用2片74LS161实现224进制的计数器(4种方法)
哈尔滨工业大学《数字电子技术基础》结课报告题目：用2片74LS161实现224进制计数器姓名：王倩倩学号：24班级：1111201用2片74LS161实现224进制的计数器摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。
本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。
用Multisim 进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。
关键词：74LS161 224进制清零法置数法同步并行异步串行正文：74LS161是集成4位二进制加法计数器，其功能表如表1所示：表1 74LS161功能表74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。
用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。
根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。
下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。
一. 同步并行-清零法1.电路设计分析74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。
同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。
数电用2片74LS161实现224进制的计数器(4种方法)
工业大学《数字电子技术基础》结课报告题目：用2片74LS161实现224进制计数器：王倩倩学号：**********班级：1111201用2片74LS161实现224进制的计数器摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。
本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。
用Multisim 进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。
关键词：74LS161 224进制清零法置数法同步并行异步串行正文：74LS161是集成4位二进制加法计数器，其功能表如表1所示：表1 74LS161功能表74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。
用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。
根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。
下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。
一. 同步并行-清零法1.电路设计分析74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。
同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。
实验二十四 计数器
实验二十四计数器一、实验目的1.了解二进制加法计数器的工作过程；2.学会用触发器组成各种进制计数器；3.掌握计数器的原理和测试方法。
二、实验原理一般情况下，异步二进制计数器连接具有一定规律。
加法器：(1)若使用下降沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
(2)若使用上升沿触发的计数功能触发器构成，CP1=CP,CP2=Q1,以此类推。
减法器：(1)若使用下降沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
(2)若使用上升沿触发的计数功能触发器构成，CP1=CP,CP2=Q1，以此类推。
计数是一种最简单和最基本的运算，在各种数字系统中，往往需要对脉冲的个数进行计数，以实现运算、测量、定时、分频统计和控制逻辑功能。
计数器种类繁多，分类方法也有多种：按触发方式分类：分为同步计数器和异步计数器。
按计数过程的数字的增减趋势分类：分为加法计数器，减法计数器和可逆计数器。
按计数的数制分类：分为二进制、十进制和任意进制计数器等。
由D触发器组成的四位异步二进制加法计数器如图24-1所示。
CP1接计数脉冲输入端，CP2~ CP4分别与前一级的反相输出端相连。
当前一级触发器的状态由1变0时，反相输出端由0变1，形成一个脉冲上升沿，满足后一级触发器翻转的条件。
三、实验内容与要求1.由D触发器组成一个四位异步二进制加法计数器。
(1)在学习机上用2片74LS74芯片（四个D触发器），按图24-1连成二进制加法计数器。
其中Q1、Q2、Q3和Q4端通过导线分别与学习机上的4个发光二极管相连，各R D端连在一起与学习机上的一个按钮相连，计数脉冲输入端（CP1）与学习机上的单脉冲输出端相连。
(2)将计数器清“零”。
(3)在CP1端输入单脉冲，观察加法计数器计数情况。
输入16个单脉冲，观察发光二极管的状态，了解计数过程，并记录各触发器在CP脉冲作用下的状态，填在表24-1中。
2.由J-K触发器组成一个四位异步二进制加法计数器；在学习机上用2片74LS112芯片（四个JK触发器），按图24-2连成二进制加法计数器。
1～24循环的M=24分频器
1～24循环的M=24分频器一、实验目的1、学会使用十进制计数器74LS161的方法；2、学会观察Q A 、Q B 、Q C 、Q D 的高低电平；3、掌握常用典型时序电路的工作原理；4、熟悉中规模集成计数器逻辑功能和使用方法以及拓展应用，提高综合能力。
二、虚拟实验仪器及器材 Multisim 软件，计算机等。
三、工作原理用4位二进制计数器74LS161完成二十四进制计数器需要两片芯片级联完成。
级联的方法有两种：一种是将24分解为4×6，然后用一个模4和一个模6计数器级联，可实现4×6的计数器；另一种将74LS161接成十进制计数器，两片级联先完成10×10=100进制计数器，然后再利用清零法或置数法实现二十四进制。
下面利用第二种方法进行设计和仿真。
74LS161引脚图4位二进制同步加法器74LS161N 的功能表如表所示：4位二进制同步加法器74LS161N 的功能表清零 预置 使能 时钟 预置数据输入 输出 工作 模式 R D L D E P E T CP A B C D Q A Q B Q C Q D 0 × × × × × × × × 0 0 0 0 异步清零 1 0 × × ↑ A B C D A B C D 同步置数 1 1 0 × × × × × × 保 持 数据保持 1 1 × 0 × × × × × 保 持 数据保持 1 11 1↑× × × ×计 数加法计数由表可知，74LS161具有以下功能：（1）异步清零。
当RD =0时，不管其他输入端的状态如何变化，不管有无时钟脉冲CP，计数器输出将被直接置0（QA QBQCQD=0000），称为异步清零。
数电作业-用74ls161设计同步加法计数器
H a r b i n I n s t i t u t e o f T e c h n o l o g y设计说明书（论文）课程名称：数字电子技术基础设计题目：同步加法计数器设计院系：航天学院自动化班级：0804101设计者：龚翔宇学号：24设计时间：【问题重述】试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
【设计思路】同步加法计数器74LS161为16进制计数器，要设计一个60进制的计数器，用555定时器设计多谐振荡电路，为同步加法计数器74LS161提供时钟输入信号并且用LED数码管显示结果。
要用16进制的161计时器设计60进制的，必须将其改装为10进制的。
将2个161联级，低位向高位进位6次，然后置零——即基本设计思路。
【基本元件】74LS161（两片）二4输入与非门74LS20（一片）555定时器【设计方案】555定时器提供时钟信号用555构成的多谐振荡器用555定时器构成的多谐振荡器如图所示。
555定时器可以方便的接成施密特触发器，在其基础上再改接成多谐振荡器。
o u可输出触发脉冲信号。
74LS161接为十进制计数器本方案使用置数法将161改装为十进制的计数器。
用如图所示。
D C B A Q Q Q Q 在经过1000时置数控制端LD =0，74LS161处在置数状态，D C B AQ Q Q Q 重新回到1111， 跳过了中间6个状态，由16进制转换为十进制计数器。
RCO 仍为进位输出。
对于低位芯片，全以0态作为起始状态，经过10-1=9状态后，产生置数控制信号1001。
这样，当第10个时钟的上升沿到达时，计数器置数为0000，每个芯片跳过剩余状态，成为10进制的计数器。
对于高位芯片，以取全0态作为起始状态，经过6个状态后，计数器清零，每个芯片跳过剩余状态，成为6进制的计数器。
数电用2片74LS161实现224进制的计数器(4种方法)
哈尔滨工业大学《数字电子技术基础》结课报告题目：用2片74LS161实现224进制计数器姓名：王倩倩学号：1111120124班级：1111201用2片74LS161实现224进制的计数器摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。
本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。
用Multisim进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。
关键词：74LS161 224进制清零法置数法同步并行异步串行正文：74LS161是集成4位二进制加法计数器，其功能表如表1所示：表174LS161功能表74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。
用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。
根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。
下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。
一.同步并行-清零法1.电路设计分析74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。
同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。
74ls161十进制计数器
74LS161 十进制计数器简介74LS161 是一种常用的十进制计数器，它可以在电子数字电路中被广泛使用。
本文将介绍 74LS161 的工作原理、引脚功能和使用场景。
工作原理74LS161 是一个 4 位二进制同步计数器，它能够实现从0000 到 1111 的计数功能。
它的工作原理基于时钟信号以及控制引脚的输入。
74LS161 有两个时钟输入引脚，即 CP1 和 CP2。
CP1 用于正向计数，CP2 用于反向计数。
根据CP1 和CP2 的电平变化，计数器的值会相应地增加或减少。
由于 74LS161 是一个同步计数器，所以它的计数是同步于时钟信号的边沿的。
具体来说，是在时钟信号上升沿或下降沿才会改变计数值。
这是因为时钟信号的边沿是稳定的，保证了计数器在边沿时刻的正确操作。
74LS161 还有一个复位引脚（MR），用于将计数器的值重置为 0000。
当 MR 引脚接收到低电平信号时，计数器会被清零。
这是一个异步复位，不受时钟信号控制。
除了时钟和复位信号，74LS161 还有一个使能引脚（CE）。
当 CE 引脚接收到低电平信号时，计数器的值会被冻结，即停止计数。
这种使能信号可以用于控制计数器的启停。
引脚功能下表列出了 74LS161 的引脚功能：引脚名称描述CLK时钟输入CP1正向计数时钟输入CP2反向计数时钟输入D0-D3 4 位二进制输出CO进位输出MR异步复位输入CE使能输入S1-S0选择码输入PE平行加载使能输入使用场景74LS161 可以在很多数字电路中使用，常见的应用场景包括：1.时序控制：74LS161 可以用于时序控制，比如在时钟信号的边沿触发某个操作。
通过设置计数器的初始值和计数范围，可以实现复杂的时序逻辑。
2.计数器扩展：由于 74LS161 只是一个 4 位计数器，有时需要更多位的计数功能。
可以通过级联多个 74LS161 来扩展计数器的位数。
通过连接进位输出和进位输入，实现多位计数。
74LS161电子时钟设计
74LS161电子时钟设计在设计74LS161电子时钟之前，首先需要了解74LS161是一种四位二进制同步计数器。
该计数器可以用于实现各种计数和计时功能，如时钟，倒计时器等。
以下是设计74LS161电子时钟的步骤：1.确定时钟的显示以及计数器的位数：在设计时钟之前，需要确定时钟的显示方式以及计数器的位数。
一般常见的显示方式为七段显示器和LCD显示器。
计数器的位数决定了时钟能够显示的时间范围，一般常见的位数为4位、6位、8位等。
2.选择外部时钟源：时钟的准确性取决于外部时钟源的稳定性和精度。
可以选择石英晶体振荡器或其他稳定的时钟源来提供准确的时钟信号。
3.确定时钟的工作模式：时钟可以使用24小时制或12小时制。
根据用户需求来选择时钟的工作模式。
4.构建时钟电路：根据选择的显示方式和计数器位数，使用74LS161计数器和逻辑门等器件构建时钟电路。
这个电路可以分为计数逻辑和显示控制两部分。
-计数逻辑部分：使用74LS161计数器和逻辑门等实现计数递增的逻辑。
使用74LS161的时钟输入端作为外部时钟源，通过逻辑门将四位计数器的输出反馈到清零端，实现循环计数。
-显示控制部分：根据显示器的类型，使用逻辑门来对计数器的输出进行处理并驱动显示器。
七段显示器需要使用译码器来将计数器的输出映射为具体的数码管段选信号和位选信号。
5.添加按钮和控制电路：在时钟电路中添加按钮和控制电路，用于调整时钟的时间和设置。
按钮可以用来递增或递减时钟的时间，同时可以设置时钟的工作模式等。
6.调试和优化：完成设计后，需要对电路进行调试和优化，确保时钟显示准确稳定，并且按钮和控制电路的功能正常。
最后，需要注意的是，为了确保时钟的准确性和稳定性，需要合理选择元器件，特别是时钟源和计数器。
另外，在布线和连接电路时，应尽量减少干扰和时钟信号衰减，以确保时钟电路的正常工作。
74ls161输出方程
74ls161输出方程74LS161是一种四位二进制同步计数器，它有四个输入端（A,B,C和D）用于控制计数器的操作，以及一个时钟输入端（CLK）。
它的功能是根据锁存器反馈电路的当前状态对计数器的输出进行计数。
根据74LS161的功能，我们可以推导出以下输出方程。
首先，我们需要确定计数器输出的位数。
74LS161有4个输出端（Q0,Q1,Q2和Q3），因此我们需要一个4位的输出方程。
接下来，我们需要确定计数器的工作模式。
74LS161有两种工作模式：同步和异步。
在同步模式下，当时钟输入端接收到上升或下降沿信号时，计数器才进行计数。
而在异步模式下，计数器会忽略时钟信号，直接根据输入端的状态进行计数。
在同步模式下，我们可以使用JK触发器作为锁存器，每个触发器的输出将作为输出方程的一部分。
现在让我们推导计数器的输出方程：Q0=DQ1=D'•C+D•C'•BQ2=D'•C'•B•A+D•C'•B'•A'Q3=D'•C'•B'•A'其中D表示输入端D的状态（0或1）D'表示输入端D的反状态（1或0）C表示输入端C的状态（0或1）C'表示输入端C的反状态（1或0）B表示输入端B的状态（0或1）B'表示输入端B的反状态（1或0）A表示输入端A的状态（0或1）A'表示输入端A的反状态（1或0）通过以上方程，我们可以根据输入端的状态来确定74LS161计数器的输出。
这些方程描述了计数器在每个时钟周期中的状态转换。
请注意，这只是74LS161计数器输出方程的一个示例。
根据具体的设计要求和工作模式，方程可能会有所不同。
因此，在实际应用中，我们需要根据具体的设计要求来确定计数器的输出方程。
数电用2片74LS161实现224进制的计数器(4种方法)
哈尔滨工业大学《数字电子技术基础》结课报告题目：用2片74LS161实现224进制计数器姓名：王倩倩学号：1111120124班级：1111201用2片74LS161实现224进制的计数器摘要：74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。
本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。
用Multisim进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。
关键词：74LS161 224进制清零法置数法同步并行异步串行正文：74LS161是集成4位二进制加法计数器，其功能表如表1所示：表174LS161功能表74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。
用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。
根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。
下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。
一.同步并行-清零法1.电路设计分析74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。
同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。
4位同步计数器74LS161基本原理
0 电平；CP 端为同步时钟脉冲输入端，脉冲上升沿有效。LD 为计数器的并行输
入控制端，仅当 LD 端为 0 电平且 CR 为 1 电平时，在 CP 脉冲上升沿，计数器将
输入数据 D3 ~ D0 预置入输出端 Q3 ~ Q0 中；ENP 和 ENT 为计数器功能选择控制 端， ENP 和 ENT 同为 1 时，计数器为计数状态，否则为保持状态。
4 位同步计数器 74LS161
74LS161 是 4 位初值可预置的同步计数器。其引脚图如图 1 所示，具体功能 及引脚定义如表 1 所示。
UCC = Pin 16 9 GND = Pin 8
LD
2
CP
15 RCO CR
11 12 13 14
Q3 Q2 Q1 Q0 ENP 7
74LS161 ENT 10
D3 D2 D1 D0
1
6543
图 1 74LS161 引脚图 表 1 74LS161 功能表
工作方式
CR
CP
复位
0
并行输入
1
↑
1
保持
1
1Байду номын сангаас
计数
1
↑
输入
ENP
0 0 1 1
ENT
0 1 0 1
输出 Qn+1
LD
Dn
Qn
0
0
1/0
1/0
1
保持
1
保持
1
保持
1
计数
CR 端为计数器的异步复位端，低电平有效，复位时计数器输出 Q3 ~ Q0 皆为
用74L161构成模14加法计数器(置数法)
数电技术课程实践班级：12电本姓名：徐保霞学号：201292150118 指导教师：崔用明设计一个用74L161组成的14进加法计数器一、摘要:本设计主要是对四位二进制同步计数器74L161（异步清除）的同步预置控制端进行分析设计,使74LS161能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使同步预置信号能够持续足够长的时间，从而使74LS161能够从0000这一状态复位变为1101状态,成功得竞争结果，实现十四进制计数器的设计。
英文摘要：This design is mainly to four binary synchronous counter 74 L161 (asynchronous clearance) analyze the synchronous reset control end of the design, make a 74 ls161 can overcome the trigger the differences of working speed and competitive adventure phenomenon, has realized the synchronous preset signal can be sustained long enough, so that 74 ls161 can this state is reset to 0000 from 1101, a competition to succeed as a result, achieve 14 into the design of the system counter.关键词：计数器、同步预置二、设计要求1）熟练掌握加法计数器、74L161的基本概念。
2）实现14进加法计数器的设计3) 掌握并分析结果三、设计步骤1、电路组成框图（图1-1）图1-12、电路原理图（图1-2）图1-23、元器件选择74L161、与非门、数码管4、参数的设计计算设0000为预置数，则十四进制加法计数器的有效态为0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101（图1-3）图（1-3）将输入端的数据d3d2d1d0=0000设为预置数，在输入时钟脉冲CP上升沿的作用下,EP、ET、R D接高电平，当输出端Q l输出为低电平时接与非门，此时Q l 输出为高电平，与Q3 Q2 Q0再通过一个与非门，此时“0”接入L D，实现R D＝1、L D＝0，达到设计要求输出为预置数0000。
数字电路实验报告-24进制计数器逻辑功能及其应用参考模板
24进制计数器逻辑功能及其应用一、实验目的：1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。
2. 掌握构成计数器的方法。
二、实验设备及器件：1. 数字逻辑电路实验板1片2. 74HC90同步加法二进制计数器2片3. 74HC00二输入四与非门1片4. 74HC04 非门1片三、实验原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。
四、实验内容实验电路图：用74HC00与非门和74HC04的非门串联，构成与门。
74HC00的引脚图和真值表如图：74HC04的引脚图与真值表如图：按实验电路图，参照各个芯片的引脚图和真值表，连接电路。
其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。
实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。
五、实验心得：本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
74LS161 实验讲解
74LS161实验讲解什么是74161：74161就是同步的可预置的四位二进制的计数器，并具有异步清零功能。
74161结构图：异步清零功能：顾名思义就是从零开始的，指定好到第几个数字，写出其四位二进制代码如（0~9）的二进制代码为（0000~1001），此时它也是一种十进制进位器（10个数字一循环）。
异步清零注意事项：1.在输出信号时输出的四位二进制代码不是按照Q0,Q1,Q2,Q3的,而是按照逆序输出的，如5（0101），那么Q3=0, Q2=1, Q1=0, Q0=1。
C0是进位标志，即当Q3=Q2=Q1=Q0=1时输出一个进位信号1，否则输出0。
9（1010），Q3=1, Q2=0, Q1=0, Q0=1。
2.当循环到数字9时，由于Q3=1，Q0=1，那么瞬时就会把“0”信号传入CR，数字“9”会被瞬时清零，很难被看清（除非相应慢）。
想要克服这种情况，必须把9改成10（1010）。
这样才能看清9，然后再变成0。
异步清零（十进制（0~9））结构实验图：因为到数字10时（1010）Q3=1, Q2=0, Q1=1, Q0=0，发现只有当Q3=Q1=1时才开始循环，那么依照《电工与电子技术》第198页的表8-9。
只有让CR为”L”，即”0”才开始清零操作。
可以吧Q3和Q1与非的结果送入+Vcc C0Q0 Q1 Q2 Q3 ET LD同步并行：1.同异步清零相似，但是同步并行的功能比异步清零更完善，即可以恢复到初始状态。
2.与异步清零不同，因为异步清零只能从零开始，到某个位置回复到零在开始循环。
二同步并行并没有这种局限，它能从任意位置开始，然后到指定的位置，在恢复到一开始设置的位置循环。
注意事项：1.与异步清零相似的注意事项，在输入输出的，都是按照逆序输入输出的d3,d2,d1,d0. Q3,Q2,Q1,Q0.2.因为下图的LD没有带上非号，而课本第198表8-9上的LD上有非号，所以连接电路时还是注意一下。
24进制计数器设计报告
1. 设计任务1.1 设计目的1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
4. 进一步掌握数字系统的制作和布线方法。
5. 熟悉集成电路的引脚安排。
1.2 设计指标1. 以24为一个周期，且具有自动清零功能。
2. 能显示当前计数状态。
1.3 设计要求1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。
并以文字对原理作辅助说明。
2. 设计各个功能模块的电路图，加上原理说明。
3. 选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。
图1所示为计数器的一般结构框图。
CRCR CR▲图 1 计数器结构框图3.系统硬件电路的设计3.1 555多谐荡电路555多谐振荡电路由NE555P 芯片、电阻和电容组成。
由NE555P 的3脚输 出方波。
▲图 2 555电路计数脉冲(由555电路产生)异步清零计数器十位数码显示管译码驱动异步清零计数器个位位数码示像译码驱动CP CP强制清零3.2 计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。
有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。
74ls161计数器电路图应用
74ls161计数器电路图应用
74ls161计数器电路图应用
74LS161是常用的4位二进制同步计数器，在数字电路以及单片机系统中由非常广泛的应用.
74LS161资料详见:
74LS161功能表：
从上图可知，74LS161计数器具有清零信号/MR，使能信号CEP，CET，置数信号PE，时钟信号CP和四个数据输入端P0~P3，四个数据输出端Q0~Q3，以及进位输出TC，且TC=Q0·Q1·Q2·Q3·CET。
74LS161计数器电路图
电路中由两个与非门构成单脉冲发生器，74LS161计数器对其产生的脉冲进行计数，计数结果送入字符译码器并驱动七段数码管，使数码管显示单脉冲发生器产生了多少个脉冲信号。
74LS161计数器电路应用
74LS161计数器的级连使用:下图是由74LS192利用进位输出控制高一位的加计数端构成的加数级连示意图：。