简易DDR布线指导原则_Simple Layout Guideline
DDR2布线指导
VREF及VTT布线要求
6、导线宽度与可承载的电流
目前由于成本的原因，PCB 面积越来越小化，这给工程师带来 很大的挑战，除了考虑电路精简、合理布局、改变元件封装等外， 也要考虑走线的宽度， 主板上有多组电源，占用不少的面积，如 何使电源的走线占用更少面积呢就成为我们一个关注的问题。
6、导线宽度与可承载的电流
DDR2布线指导
在现代高速数字电路的设计过程中，工 程师总是不可避免的会与DDR或者DDR2打交道。 DDR2的工作频率很高，因此，DDR的Layout也 就成为了一个十分关键的问题，很多时候， DDR2的布线直接影响着信号完整性。下面本 文针对DDR2的Layout 问题进行讨论。
1、DDR2的信号及分组
VTT走线：
1） 走线宽度：最小150mil，一般在表层或底层进行孤岛铺铜。 2） 上拉电阻：常用阻排，通常直接放置在VTT铜皮上并就近打孔。 3） 去耦电容：每4个电阻（或一个4电阻阻排）放置一个去耦电容， 常用0.1uF电容。 4） 储能电容：在VTT孤岛铜两端各放置两个电容，常用4.7uF和 220uF电容。
非DDR2信号 25mil 25mil 25mil 25mil
导线间距要求
5、导线宽度和间距
VREF走线：
1) 走线宽度：建议20mil以上。 2) 走线间距：建议25mil以上。 3) 包地走线：条件允许下。 4) 去耦电容：尽量靠近IC的管脚处，常用两个数量级电容滤波 （100nF和1nF）。
并行端接，主要应用在负载SDRAM 器件大于4 个 ，走线长度>2inch，或者通过仿真验证需要并行端 接的情况下。
并行端接电阻Rt 取值大约为2Rs，Rt 的取值范围为 36Ω–56Ω，推荐47Ω(MICRON观点)
DDR布局布线规则与实例【中为电子科技工作室】
DDR3布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual, 6DualLite,6Solo Families ofApplications ProcessorsIMX6 Serial Layout Recommendations目录1.DDR原理性连接框图 (3)2. DDR布局布线规则 (4)3. DDR布线细节 (5)3.1 数据线的交换 (6)3.2 DDR3（64bits）T型拓扑介绍 (6)3.3 DDR3（64bits）Fly-by型拓扑介绍 (6)3.4 2GB DDR布局布线建议 (6)3.5 4GB DDR布局布线建议 (7)4. DDR布局布线实例 (8)4.1 4片DDR T型拓扑实例 (8)4.2 8片DDR Fly-by型拓扑实例 (12)5. 高速信号布线建议 (19)6. 地平面设计建议 (19)7. DDR POWER布线建议 (21)8. 参考 (23)9. 声明 (23)1.DDR原理性连接框图图1、图2为I.MX6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与i.MX6DQ/SDL连接示意图图2 LPDDR2与i.MX6DQ/SDL连接示意图2. DDR布局布线规则DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计4片DDR3芯片，顶层、底层各两片。
DDR应该尽量靠近CPU，这样可以减小寄生参数和传播延时。
图3 DDR和去耦电容的布局DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
DDR的PCB走线
在原理上1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
2，0.1UF与1nF电容半对半数放置。
3，REF上拉电源保证足够的滤波，容值的选择同上。
并在源端串磁珠。
4，CLK 在源端串电阻，并接电容到地。
若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！在 PCB layout上1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。
我们需要他的线都能完整扇出，以保证我们的layout。
2，所有的DDR线如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。
这里强调data 线，CLK线， DQS DM线。
3，每一组data线，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。
出于空间或打孔过多的原因，可以适当放置表层。
每颗RAM有两组这样的线。
4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
5，DQS DM CLK 走线时控制4W原则。
6，DDR高速线跨层时，在附近留GND贯穿孔。
保证信号足够完好的回流。
7，DDR周边的线应尽量远离此高速区域！大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。
IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。
空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。
cost down的压力使层数受限，EMC问题更加突出.当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！！DDR，DDR2的时序要求一般比较高，所以对于时钟、地址控制线、数据、DQS 等的等长要求较高。
DDR内存布线指导
DDR内存布线指导，DDR Layout Guide2009/06/28 | 13:14分类：数字电路 | 标签：DDR、Layout、VTT、布线、端接电阻 | 2,013 views在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。
DDR的工作频率很高，因此，DDR的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。
下面本文针对DDR的布线问题（Layout）进行讨论。
信号引脚说明VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。
VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。
对于DRAM来说，定义信号组如下：∙数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。
∙地址信号组：ADDRESS∙命令信号组：CAS#，RAS#，WE#∙控制信号组：CS#，CKE∙时钟信号组：CK，CK#印制电路板叠层，PCB Stackups推荐使用6层电路板，分布如下：∙电路板的阻抗控制在50~60ohm∙印制电路板的厚度选择为1.57mm(62mil)∙填充材料Prepreg厚度可变化范围是4~6mil∙电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。
FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。
推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。
一般来说，DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。
电路板的可扩展性根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应用。
SDRAM布线规则
SDRAM布线规则SDRAM接口电路和PCB布线很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。
可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。
那么，在什么情况会导致数据访问错误呢？1、判决错误，0判成1，1判成0。
可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。
触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
有了这个指导思想，内存布线就可以按部就班地完成。
不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。
高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。
SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
下面先介绍一下时钟同步电路的类型，然后分析具体芯片的类型。
源同步就是指时钟选通信号clk伴随发送数据一起由驱动芯片发送。
公共时钟同步是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(clock buffer)发出同相时钟的作用下，完成数据的发送和接收。
公共时钟同步，将同一个时钟信号用时钟分配器分成2路，一路接发送器，一路接接收器。
在时钟上升沿发送数据，在下一个周期的上升沿采样接收。
速率在200-300MHZ以下。
DDR PCB Layout规则
DDR PCB Layout规则在普通印制的布线中由于信号是低速信号，所以在3W原则的基本布线规则下按照信号的流向将其连接起来，一般都不会出现问题。
但是如果信号是100M以上的速度时，布线就很有讲究了。
由于最近布过速度高达300M的DDR信号，所在普通印制的布线中由于信号是低速信号，所以在3W原则的基本布线规则下按照信号的流向将其连接起来，一般都不会出现问题。
但是如果信号是100M以上的速度时，布线就很有讲究了。
由于最近布过速度高达300M的DDR信号，所以仔细说明一下DDR信号的布线原则和技巧。
高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。
SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
信号完整性和传输线的概念是一个专业性比较强的系统知识，这里不做详细描述。
现在即使不懂信号完整性及传输线的概念请按照下面通用的基本法则做，布出来的DDR高速信号板是不会出现问题的。
1）DDR和主控芯片尽量靠近，DDR高速信号中所有差分信号组对都要严格等长(最多允许50mils的冗余)，所有信号线、时钟线长度不超过2500mils，尽量0过孔。
元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。
这样的话400M的DDR基本上是不会有问题的。
其它的一些3W、20H法则就能做到尽量做到吧。
2）地址和命令信号组：保持完整的地和电源平面。
特征阻抗控制在50～60 Ω。
信号组与其他非DDR信号间距至少保持在20 mil以上。
组内信号应该与DDR时钟线长度匹配，差距至少控制在500 mil内。
DDR布局布线规则与实例【中为电子科技工作室】
DDR布局布线规则与实例【中为电子科技工作室】DDR3布局布线译自飞思卡尔官方文档Hardware Development Guidefor i.MX 6Quad, 6Dual, 6DualLite,6Solo Families ofApplications ProcessorsIMX6 Serial Layout Recommendations目录1.DDR原理性连接框图 (3)2. DDR布局布线规则 (4)3. DDR布线细节 (5)3.1 数据线的交换 (6)3.2 DDR3（64bits）T型拓扑介绍 (6)3.3 DDR3（64bits）Fly-by型拓扑介绍 (6)3.4 2GB DDR布局布线建议 (6)3.5 4GB DDR布局布线建议 (7)4. DDR布局布线实例 (8)4.1 4片DDR T型拓扑实例 (8)4.2 8片DDR Fly-by型拓扑实例 (12)5. 高速信号布线建议 (19)6. 地平面设计建议 (19)7. DDR POWER布线建议 (21)8. 参考 (23)9. 声明 (23)1.DDR原理性连接框图图1、图2为I.MX6DQ/SDL与DDR连接框图，连接示意一目了然。
图1 DDR3与i.MX6DQ/SDL连接示意图图2 LPDDR2与i.MX6DQ/SDL连接示意图2. DDR布局布线规则DDR3在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为50Ω，差分100Ω。
图3给出了DDR及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计4片DDR3芯片，顶层、底层各两片。
DDR应该尽量靠近CPU，这样可以减小寄生参数和传播延时。
图3 DDR和去耦电容的布局DDR3的有两种布线形式：一种是所有信号线等长，另一种是以字节为单位分组等长。
所有信号线等长布线，该种布线方式在信号完整性上是最理想的，在设置约束规则上是简单的，但由于布线空间，使得这种方法耗时费力，甚至设计无法实现，在此只是提及一下，并不推荐使用该种方法。
DDR内存的布线经验
DDR内存的布线经验目前的嵌入式系统中普通使用DDR内存，有些可以支持DDR2内存，这些系统中PCB LAYOUT成为很关键的环节。
LAYOUT不好可能造成系统远行不稳定甚至无法跑起来。
以下是本人做硬件设计中的一点经验。
欢迎拍砖。
高速PCB信号完整性要考虑的因素有很多，从PCB LAYOUT角度出发主要有PCB层叠结构，阻抗控制，互联拓扑结构，延时匹配（等长），串扰等，这些因素不仅要考虑，而且会相互的影响。
我们都知道DDR需要满足严格的时序要求，因此对信号走线的延时是有要求的，做硬件设计的几乎都知道DDR布线要做等长匹配。
而另外几个方面就有不少人忽略掉。
信号完整性中最常见的问题就是信号的反射，反射会造成信号过冲和振铃，就会影响到电平的判断，如果过冲和振铃的幅度达到了判断门限，就会出现错误的时序信号。
要减小信号的反射就要使驱动端与接收接收端的阻抗匹配。
为了达到这个目的通常可以在信号之间串接匹配电阻，并且控制信号走线的阻抗。
PCB的层叠结构对阻抗影响很大，因此必需要选择一个好的层叠结构，不能光为了成本减小PCB 的层数。
除了控制阻抗外，还要考虑信号的回流路径，和阻抗的连续性。
一般信号以地（GND）或者电源层作为参考平面。
高速信号会优先选择沿着信号走线的垂直方向作为回流路径，所以为了保证尽可能短的回流路径和阻抗的连续性，关键的信号必需有一个完整的参考平面。
有些层的信号会以电源层作为参考平面，但电源层通常都被分割成几个区域，信号以电源层为参考平面就会出现跨分割的问题，应该尽量避免这种现像，对于关键的信号不要布在以电源层为参考平面的层，如果不得已，可以采用跨接电容的方式来弥补。
CPU与DDR之间的连线需要综合的考虑上面的几个问题。
如阻抗要求，拓扑结构，间距要求（串扰），等长匹配。
阻抗可以通过芯片厂家提供的资料来控制，或者通过仿真来确定最佳的阻抗值。
根据阻抗要求控制走线的线宽和间距。
本人常用的DDR走线策略如下：1.走线分组ARM系统中内存一般为32位或者16位，通常使用一片或者两片内存芯片组成。
DDR内存布线指导(Freescale_观点)
DDR内存布线指导1、Signal Length Matching （Freescale 观点）信号长度匹配是关于时序特性的一个关键因素，DDR系统中的长度匹配要求如下图。
在该图中，Data strobe to clock 和 Address/command/control to clock的长度匹配没有给出确切的数值，在设计者无法仿真的情况下，具体数值可以参考本文在上面的描述。
2、Clock Signal Group具体的时钟信号的layout Guide如下表格，可以一目了然。
为了更好的理解表格中的一些参数，可以参考上面的示意图，这在实际的layout中长度匹配中常见，即使用蛇形走线来满足长度匹配，注意蛇形走线只起到长度匹配的作用，除此之外，蛇形走线没有任何好处，并且他在一定程度上影响信号质量和EMC。
时钟差分线建议在同一层布线，参考GND。
3、data信号线Data—MDQ, MDQS, MDMDDR系统中，关于data信号的分组，见下表Layout Guide：由上表可知，DQS的信号频率在正常工作时，和时钟频率是一致的，因此，DQS和其他的非data Group的信号spacing要满足4W规则。
4、Address and Command Layout Recommendations在下图中，有一个限制，就是Addr/cmd信号和时钟信号的长度匹配，因为Addr/Cmd信号是在时钟的信号沿进行采样，因此他们之间的长度匹配对时序的影响比较重要，从下图中可以看出，Addr/cmd 信号线的长度比时钟线短(两者之间相差容许长度Y，这个参数需要仿真验证)，即信号先到达接收端，时钟后到达接收端，但是Micron推荐两者的误差在+-400mil，因此综合Freescale和Micron的观点，笔者认为+-400mil是比较常见的限制条件，如果条件允许的话，仿真也是需要验证的(其实就是废话，呵呵)。
DDR3LAYOUT设计规则（分组，线等等）
DDR3LAYOUT设计规则（分组，线等等）DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为⼀组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得⾜够的建⽴和保持时间。
关注等长的⽬的就是为了等时，绕等长时需要注意以下⼏点：1.确认芯⽚是否有Pin-delay,绕线时要确保Pin-delay开关已经打开；2.同组信号⾛在同层，保证不会因换层影响实际的等时；同样的换层结构，换层前后的等长要匹配，即时等长；不同层的传播延时需要考虑，如⾛在表层与⾛在内层，其传播速度是不⼀样的，所以在⾛线的时候需要考虑，表层⾛线尽量短，让其差别尽量⼩（这也是为什么Intel 的很多GUIDE上⾯要求，表层的⾛线长度不超过250MIL等要求的原因）；3. Z轴的延时：在严格要求的情况下，需要把Z轴的延时开关也打开，做等长时需要考虑（ALLEGRO中层叠需要设置好，Z轴延时才是对的）。
4.蛇形绕线时单线按3W，差分按5W绕线（W为线宽）。
且保证各BUS信号组内间距按3H，不同组组间间距为5H （H为到主参考平⾯间距），DQS和CLK 距离其他信号间距做到5H以上。
单线和差分绕线⽅式如下图1所⽰：图1.单线和差分绕线⽅式⽰例⽽另⼀个核⼼重点便是电源处理。
DDR3中有三类电源，它们是VDD（1.5V）、VTT（0.75V）、VREF（0.75V，包括VREFCA和VREFDQ）。
1. VDD（1.5V）电源是DDR3的核⼼电源，其引脚分布⽐较散，且电流相对会⽐较⼤，需要在电源平⾯分配⼀个区域给VDD（1.5V）；VDD的容差要求是5%，详细在JEDEC⾥有叙述。
DDR Layout Guide
DDR Layout GuideSDRAM, DDR, DDR2, DDR3是RAM技术发展的不同阶段, 对于嵌入式系统来说, SDRAM常用在低端, 对速率要求不高的场合, 而在DDR/DDR2/DDR3中，目前基本上已经以DDR2为主导，相信不久DDR3将全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型差别就是在内部逻辑的"预存取"技术有所差别, 但是从外部接口之间的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command等，无论是DDR/DDR2/DDR3，他们的clock与data 的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这里可能有人反对, 觉得data应该等于533MHz, 其实它我们常说的533MHz的Bit Rate, 这里要注意一个周期是由'0'与'1'组成的, 我们在SI仿真时要注意了。
)DDR/DDR2/DDR3的Layout Guidelines通常具有下面的格式(只显示一部分，并且里面的参数参数参考)本文结合Micron与Freescale的DesignGuidelines，详细介绍DDR2的layout方面需要注意的问题，从总体来看，就可以归纳为上面那张图所表现的形式。
1. Micro建议VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。
VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。
对于DDR来说，定义信号组如下：l 数字信号组DQ，DQS，DM，其中每个字节又是内部的一个信道Lane 组，如DQ0~DQ7，DQS0， DM0为一个信号组。
l 地址信号组：ADDRESSl 命令信号组：CAS#，RAS#，WE#l 控制信号组：CS#，CKEl 时钟信号组：CK，CK#1.1印制电路板PCB Stackups推荐使用6层电路板，分布如下：图1l 电路板的阻抗控制在50~60ohml 印制电路板的厚度选择为1.57mm(62mil)。
简易DDR布线指导原则_SimpleLayoutGuideline_图文(精)
簡易DDR佈線指導原則Simple Layout Guideline for DDR (4 layer vs. 2 layer-1-大綱•一般佈線原則–差分對(Differential pair佈線策略–拓撲(Topology-2-–串聯端接電阻(Series termination resistor–群組線長匹配(Group Length Matching–參考層建議(Reference plane–電源完整性(Power Integrity相關•兩層板佈線原則•實際案例探討•一般佈線原則•兩層板佈線原則•實際案例探討-3-一般佈線原則•四層板以上, 所有的信號線必須有良好且完整的參考層在其下方或上方, 並且阻抗必須控制(單端信號+-10%內,差分對+-15%內-4-•盡量避免太多阻抗不連續, 而造成信號傳遞時產生反射,導致接收端訊號失真或違反信號要求–比如: 避免90度走線, 應採取45度走線(以兩次45度取代一次90度彎曲或是弧線–在設計允許下盡量減少該訊號線的過孔(Via數量, 並非不能使用過孔•信號線其對應的參考層務必避免有破碎或狹縫(slot產生, 而導致該信號線其部分路徑的上方或下方沒有參考層. 此現象會造成信號返回電流的等效電感增大, 使得信號完整性(SI品質下降. 即使差分對仍需要參考層.-5-出處: The impact of a nonideal return path on differentialsignal integrity, Per E. Fornberg, 2002 IEEE出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.-6-•差分對(Differential pair佈線策略•匹配線長比保持等距來得重要–避免相位偏移, 使得差分對的交叉點總是提前或延遲, 並使得交叉點電壓(Vix 偏離要求, 導致時序上偏移.•保持等距可以增強其抵抗雜訊的能力–除了匹配線長以及從管腳散開(fan out之外, 盡量保持等距, 目-7-前建議相距為0.1mm–雖然只要足夠近, 差分對會偶合且互相成為參考, 提供回流路徑, 但差分對仍需要地平面作為參考層–建議差分對同時走線在同一層上, 不建議差分對走線在上下層出處: PCB Layout中的走线策略,电路设计 中国PCB技术网,作者:阿鸣-8-•拓撲(Topology•優先考慮拓撲的互連結構對稱性, 再來考慮阻抗不連續•拓撲不對稱將導致–不良好的信號完整性(SI–時序容限偏移(less timing margin-9-出處: High-Speed Digital System Design —A Handbook of Interconnect Theory and DesignPractices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.•串聯端接電阻(Series te rmination resistor•藉由選擇適當的電阻值可以–達到阻抗匹配的目的–抑制overshot/undershot 以及ringback–降低緩衝器(output buffer的功率消耗-10-•若緩衝器(output buffer可以選擇或調整其輸出阻抗, 與傳輸線阻抗匹配時, 則可以不需要串聯端接電阻. 這裡指的是點對點(point to point的拓撲(topology結構.•假如是”點對兩點”或”點對多點”的拓撲結構, 則必須仰賴仿真結果或實際經驗來決定電阻是否需要擺放或如何選擇適當的電阻值.•若為單向信號, 串聯端接電阻建議靠近輸出緩衝器, 並符合Z s + R s ≒Z 0 (R on + R T ≒Z 0, R on : output driver impedance •若為雙向信號, 串聯端接電阻則建議擺放在傳輸路徑的中間, 使得該網絡上所有Driver 皆可得到該電阻所提供的好處.-11-出處: High-Speed Digital System Design —A Handbook of Interconnect Theory and Design Practices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.出處: Altra, AN224, High-Speed Board LayoutGuidelines.•群組線長匹配(Group Length Matching•長度匹配越嚴格, 時序容限(timing margin越多•整體長度越短, 訊號品質越佳, 時序容限亦越多•DQS/DQ/DM 群組–以DQS 差分對為基準, 其餘DQ 與DM 訊號必須在特定範圍內與DQS 差分對等長, 例如: +-2mm 內.-12-等長範圍需考慮操作頻率, Controller 訊號需求, Controller 輸出入訊號是否可以調整等等, 因此等長範圍必須依案例而定(照JEDEC DIMM 的要求最保險, 但以消費性電子的實際應用, 相當難達到要求.–同DRAM 內不同的DQS 群組一樣需要匹配線長.–可以比照參考板(Reference board的設計(確定可行的設計或controller 端的設計指導作為線長匹配的依據, 必要時可採取更為嚴謹的範圍.•Clock/Command/Address 群組–以Clock 差分對為基準, 其餘Command 與Address 訊號必須在特定範圍內與Clock 差分對等長, 例如: +-5mm 內.–等長範圍一樣需考慮操作頻率, Controller 訊號需求, Controller輸出入訊號是否可以調整等等, 因此等長範圍必須依案例而定.–不同DRAM 間的Clock 群組長度匹配範圍, 必須視Controller 規格與要求而定. 也許需要匹配於特定範圍, 也許根本不需要匹配長-13-度.–同樣可以比照參考板的設計(確定可行的設計或controller 端的設計指導作為線長匹配的依據, 必要時可採取更為嚴謹的範圍. •Clock 差分對與DQS 差分對–由於DRAM write cycle 時, 有明確定義tDQSS, Clock 差分對與DQS 差分對有時序上的要求, 因此Clock 與DQS 也需要長度匹配.–依照controller 端的設計指導的要求或參考板的設計作為長度匹配的依據•蛇線(Serpentine•用來調整延遲或線長匹配•避免90度直角彎曲•耦合距離(S建議2~3X線寬以上, 若S太小, 耦合長度(Lp越短越好-14-•範例: JEDEC DDR3 SO-DIMM Raw Card F3•信號之間避免長距離緊密貼近佈線, 視情況一段距離後可拉開間距•空間允許下, 蛇線之間也建議部分錯開-15-•緊鄰的兩層信號線(2層或6層以上PCB, 建議錯開佈線, 以減少串擾(crosstalk 影響, 或是上下兩層信號以互相垂直方向分別佈線.-16-•參考層建議(Reference plane•參考層提供返回電流路徑.•電源平面與地平面皆可以成為信號的參考平面.•原則上較高速的信號應選擇較乾淨的地平面作為參考.•較低速的信號可以選擇電源平面與地平面作為參考.-17-•去耦合電容足夠多時, 電流會經由電容完成其迴路(loop.•盡量保持參考平面的完整, 避免過度破碎.•有時過孔過於集中時, 會造成類似第4頁結果, 應避免.•高速信號路徑上的參考平面勿切換(例: 由地平面變電源平面.•在符合阻抗控制的要求下, 參考面與信號線的距離越近,抗串擾的能力越強.•電源完整性(Power Integrity相關•電源傳輸網絡(Power Distribution Network, PDN的阻抗要低–避免直流IR drop 過於嚴重–電源/地平面盡量完整, 或是連接的電源/地線路其線寬要粗, 或是連接的線路要多–若電源為信號參考平面或參考線時, Controller 與DRAM 之間的-18-電源必須以較短的路徑相連, 以提供信號良好的返回電流路徑–設計允許下, 連接電源/地平面的過孔可以盡量配置, 使得電流可以有較多的路徑, PDN 的阻抗較低•根據實際經驗或仿真結果擺放適當容值的電容以及足夠的數量–電容擺放盡量靠近Controller, DRAM, 以及VRM (VoltageRegulator Module–電容可以降低PDN 阻抗, 亦提供電源與地之間的返回電流路徑出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design-19--20-出處: High-Speed Digital System Design —A Handbook of Interconnect Theory and Design Practices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.•V REF , V TT 的建議與需求•V REF 與V TT 必須與1/2(V DD -V SS 連動•V TT 為施加在並聯端接電阻(parallel termination resistor上的電壓, 是否需要並聯端接電阻則視案例而定•建議V REF 與V TT 的線寬為0.3mm 以上-21-•在V REF 與V TT 的產生處和進入Controller 或DRAM 管腳處皆需擺放去耦合電容•一般而言, V TT 比V REF 耗電, 因此V TT 的佈線與電容擺放要更為注意•假如V REF 與V TT 為電阻分壓而產生, 建議採用精準度1%或更好的電阻•一般佈線原則•兩層板佈線原則•實際案例探討-22-•於兩層板, 即使有較完整的參考平面在信號線的上/下方,但鄰近的走線常比參考平面近得多, 因而影響阻抗, 甚至沒有參考平面,因此要求阻抗控制是不切實際的.兩層板佈線原則-23-•因兩層板空間有限, 信號無法有良好且鄰近的參考平面–可以在信號兩旁佈參考線(power/ground trace, 空間允許就加粗參考線, 若空間不夠亦可與信號線一樣寬度.–若信號線有類似第5或6頁問題, 也可在兩旁佈參考線減輕不好的效應.–信號線與參考線的分布建議為G/S/G/Diff/G/S/G, 其次才為G/S/S/G/Diff/G/S/S/G (其中G:地線, S:信號線, Diff:差分對-24-–較為低速的信號可考慮以電源線為參考線, 好處是可以分散返回電流路徑–若區域內上下層要同時佈線, 優先考慮低速訊號以及較不重要訊號, 並且錯開上下層信號走線, 減輕串擾影響, 如14頁所示.–頂層: G/S/G/S/G 或G/S/S/G/S/S/G底層: G/S/G/S/G 或S/P/G/S/P/G/S其中P: 電源線, 且所有P 與G 可以互相替換–信號線跟參考線儘可能的靠近•除了在Controller, DRAM, 以及VRM (Voltage RegulatorModule附近擺放電容外, 空間允許下在Controller 與DRAM 之間的電源/地參考線(面的傳輸路徑中間也擺放部分電容, 可額外提供返回電流路徑的切換, 並改善電源完整性(PI與信號完整性(SI•空間允許的話, Controller 與DRAM 之間信號共用的電源-25-或地須盡量連接(使用過孔或走線皆可. 原本各自獨立的電源或地就保持分開.•參考原本確定可運作的參考板設計, 整理出各DQS 群組,Clock 群組的線長範圍, 擬定兩層板的線長匹配範圍, 須略為嚴謹於原始參考板, 因兩層板信號衰減較為嚴重, 且各群組總線長也會比較長(走線空間比較受侷限.•範例: G/S/G/S/G, 藍線是地線, 紅線是信號線-26-•範例: 上下層同時佈線, 信號線盡量錯開, 藍線是地線, 紅線是頂層信號線, 綠線是底層信號線-27-•一般佈線原則•兩層板佈線原則•實際案例探討-28-實際案例探討1•耦合距離(S太小只有一倍線寬, 若耦合長度(Lp也長, 蛇線總長也長,不利於信號完整性-29-•除了特殊需求外, 電源/地網絡不須接電阻, 此舉增加阻抗, 增加成本, 佔佈線空間.若空間不足, 地線也可變窄.實際案例探討2-30-NANYA TECHNOLOGY CORPORATION 實際案例探討3 • 群組線長差異過大, 相差35mm, 時間差(skew約200~300ps. • 影響時序容限 (timing margin CF Chen -31-NANYA TECHNOLOGY CORPORATION 實際案例探討4 • 避免信號之間長距離緊密佈線• 可增加間距或將低速信號換層佈線, 上下層盡可能錯開佈信號線. CF Chen -32-NANYA TECHNOLOGY CORPORATION 實際案例探討5 • 電源線上方, 部分佈高速信號(DQ等等將導致該信號必須轉換參考線(由電源地 , 應避免, 此例建議往右上方推, 右上方的信號線為較低速信號. CF Chen -33-NANYA TECHNOLOGY CORPORATION 實際案例探討6 • 除非Controller具有Read/Write leveling 功能, 否則不建議以Fly-by方式佈線, 因為將導致時序偏移, Clock差分對有長度差, 若再加上DQS差分對與DQ byte也有長度差, 將導致遠方的DRAM其data抵達Controller的時間遠落後於近方的 DRAM, 進而吃掉時序容限. • 點對多點時, 建議以對稱且等長的方式佈線. CF Chen -34-。
DDR2 Layout 布线规则
DDR2 Layout Request1. Routing rules for CLK1) From OPL-06750-B G to 22Ω match resistor should be less than 30mm.2) From 22ohm match resistor to 100Ω diff. match resistor should be less than 135mm. 3)From 100Ω diff. match resistor to DDR2 chip should be less than 5m m.4) Total length: 80mm < CLK/CLK# < 120mm1、时钟路由规则1）从opl-06750-bg 到22Ω匹配电阻应小于30mm 。
2）从22ohm 匹配电阻到100Ω不同匹配电阻应小于135mm 。
3）从100Ω不同匹配电阻到DDR2内存芯片应小于5mm 。
4）总长度：80mm <时钟/时钟#＜120OPL-06750-BG22DDR222DDR2_CLK_PDDR2_CLK_N9.1pF100Differential lines<30mm<135mm<5mmRouting Rules For DDR2_CLK2. Routing rule for Address/Command signals (DDR2_A0-A12/CAS/RAS/CS/WE/CKE/ODT)1) From OPL-06750-B G to 22Ω match resis tor should be less than 70mm. 2) From 22Ω match resistor to DDR2 chip should be less than 75mm. 3) The total routing length should be less than 155mm. 4)Tcmd/addr + 0.1ns<= Tclk.2。
SDRAM和DDR布线指南-9页word资料
* SDRAM和DDR布线指南***********************2019/02/03 asdjf@163 armecosecos应用是与硬件平台无关的，虽然开发板没有涉及到SDRAM和DDR，不过，在某些高端平台上使用ecos可能会遇到内存布线问题，为了完整叙述，这里一并给出说明。
很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。
可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。
那么，在什么情况会导致数据访问错误呢？1、判决错误，0判成1，1判成0。
可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。
2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。
触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
有了这个指导思想，内存布线就可以按部就班地完成。
不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。
高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。
SDRAM、DDR-I、DDR-II、DDR-III信号电压一个比一个低，越来越不容易做稳定。
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
经常看到“等长布线”，其实，等长不是目的，真正的目的是满足建立保持时间，同频同相，采样正确。
等长只不过可以最简单地实现这个目的罢了。
要定量分析线长，必须按照时钟模型公式计算。
时钟同步电路的类型在后面有简单介绍，这里只要知道SDRAM是公共时钟同步，DDR是源同步就可以了。
DDR走线规则_MT6236
我们以MTK 的36平台为例来讲解DDR或SDRAM的走线及布局的相关规则及注意事项，具体如下所述：一、DDR电路的信号线的组成主要包括以下四部份：1、Data线（数据信号线）：包括数据总线、数据选通信号线、数据掩码信号线等；2、clk时钟线：主要包括内存差分时钟/反向内存差分时钟线；3、command命令信号线：主要包括地址总线、块选取、行地址选择、列地址选取，写使能等；4、control 控制线：包括时钟使能与片选信号线。
二、DDR电路（High speed Memory）LAYOUT规则主要有以下几方面：布局/走线1、DDR IC 或SDRAM IC 或MEMORY IC尺可能靠近主控苡片（MT6236）摆放；2、避免走太长的线，线长不允许超过1500mil；3、避免其他高频设备或元器件靠近DDR苡片；4、走线尽量顺畅平滑，尽可能减少过孔数量和避免交叉走线；5、如果受到推叠的限止，导致走线交叉可以与硬件商量将数据线网络作适当调整，如顺序由高位变低位（交换数位），如此可以方便走线；电源/地平面叠构1、勿必在DDR信号线的相邻层有块完整的地/电源平面；2、为了达到最优的数据传输性能要求力求将回流路径降到最小；为了实现以上两点要求，可有以下两种方法供参考：A、建议所有的信号走线正下方（相邻层的下方）有完整的地平面，并且尽可能在地平面的相邻面有完整的电源（DDR主电源网络）平面；其走线叠层（以六层板为例）如下所述：1layer:memory traces2layer:memory traces(强烈要求具有相同功能属性的网络线走在同一层)；3layer:gnd4layer:power plane(这层当中可能有部分走线，勿必用电源线将其保护)；5/6layer:如果第四层有走memory线则第五层尺可能用完整的地平面相邻，如果第四层没有走线则无所谓；B、如果把电源平面作为信号线的参考平面（回流路径的参考面），则需注意其电源平面的区域要覆盖信号层的所有信号线，在这种方式下，第六层也需要完整的地平面以上两种叠层方式如下图所示：三、DDR注意事项1、DDR所用的所有电源走线网络上的旁路滤波电容或退藕电容勿必靠近Memory或BB对应的电源管脚，其所有电容的地必须以最短的路径与最宽的线通路到地平面；2、电源过孔要求及注意点：a、尽量做到每个电源管脚一个盲孔（L1-2）并配有一个退藕电容；b、给BB VM电源脚供电网络上的埋孔（L2-5）数量至少需要3或以上；c、提供如下所示的参考PCB图供参考：3、VM 电源平面区域大小建议：a、尽可能覆盖BB/MEMORY所有的VM供电电源管及覆盖对应的退藕电容电源脚，如下图所示：b、必需覆盖MEMORY信号走线层里的所有信号线，如下图所示：四、各信号线布线规则（包括走线顺序、长度约束等）（1）、走线次序1、电源/地平面；2、数据总线组；3、时钟信号组；4、命令/地址/控制信号组因为其信号完整性与其对应的地平面和电源平面完整有很大关系，并且数据组在时钟上下升沿都要工作；所以一定要保证数据线的参考地平面完整；（2）、各组信号线的长度匹配范围1、Data group--DQx与DQSx必需走在同一组并且在同一层且尽量减少过孔数量D(0:7)组各信号与DQS(0)信号需同步，所以他们之间需走在同一组同样，D(8:15)数据信号与DQS（1）信号需同步，因此他们也需走在同一组。
DDR layout要求规范
DDR要求规范1、认识DDR：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。
DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。
DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。
SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。
DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。
与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模块的数据。
DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。
从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。
但DDR 为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。
DDR 内存采用的是支持2.5V电压的SSTL2标准，而不是SDRAM使用的3.3V电压的LVTTL标准。
DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的两倍。
DDR布线参考
Freescale SemiconductorApplication NoteEmbedded systems that utilize double data rate memory (DDR) can realize increased performance over traditional single data rate (SDR) memories. As the name implies, DDR enables two data transactions to occur within a single clock cycle without having to double the applied clock or without having to double the size of the data bus. This increased data bus performance is achieved by the introduction of source-synchronous data strobes that permit data to be captured on both the falling and rising edges of the strobe. Although DDR can bring improved performance to an embedded design, care must be observed in the schematic and layout phases to ensure that desired performance is realized. Smaller setup and hold times, cleaner reference voltages, tighter trace matching, new I/O (SSTL-2) signaling, and the need for proper termination can present the board designer with a new set of challenges that were not present for SDR designs.Document Number:AN2582Rev. 4, 10/2005Contents1.SSTL-2 and Termination . . . . . . . . . . . . . . . . . . . . . . 22.DDR Signal Groupings . . . . . . . . . . . . . . . . . . . . . . . . 43.Controller Signal Pin-Out . . . . . . . . . . . . . . . . . . . . . . 54.General Comments About Board Stack-Up . . . . . . . . 6yout Order for the DDR Signal Groups . . . . . . . . . 66.Length Matching Overview . . . . . . . . . . . . . . . . . . . . 77.General Layout Guidelines for the Signal Groups . . . 88.Additional Layout Guidelines for SpecificImplementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239.Logic Analyzer Support Packages . . . . . . . . . . . . . . 2910.Interface Timing Analysis and Other Considerations 3011.Improving Eye Diagrams . . . . . . . . . . . . . . . . . . . . . 4312.Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4413.DDR Designer’s Checklist . . . . . . . . . . . . . . . . . . . . 4614.Other Useful References . . . . . . . . . . . . . . . . . . . . . . 4815.Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49Hardware and Layout Design Considerations for DDR Memory Interfaces by DSD ApplicationsFreescale Semiconductor, Inc.Austin, TXSSTL-2 and TerminationDesign challenges confronting the board designer can be summarized as follows:•Routing requirements•Power supply and decoupling, which includes the DDR devices and controller, the termination rail generation (V TT), and reference generation (V REF)•Proper termination for a given memory topologyThis application note provides the board designer with a number of layout considerations within these areas, and includes general recommendations that can serve as an initial baseline for board designers as they begin specific implementation.Specific implementations may consist of the following:•Single or multi-DIMM—registered, unbuffered•Single or multi SO-DIMM—registered, unbuffered•Soldered-down discrete implementation•Mixture—discretes plus DIMM expansion slotsBesides memory, composite memory topologies may also include on-board logic analyzer connections and expansion DIMM cards with analyzer connections.The design guidelines in this document are applicable for PowerQUICC™ products that leverage the DDR IP core, and are based on a compilation of internal platforms designed by Freescale. The guidelines were constructed to minimize board-related issues across multiple memory topologies while allowing maximum flexibility for the board designer.Because numerous memory topologies and interface frequencies are possible on the DDR interface, Freescale highly recommends that the board designer, through simulation, should verify all aspects (signal integrity, electrical timings, and so on) before PCB fabrication.NOTEFreescale recommends that when using this document the designer shouldalso consult the latest errata for additional items that may needconsideration.Secondly, any specific AC timing parameters used within this document areused for reference purposes only. The designer should consult the officialAC specifications for a given product.1SSTL-2 and TerminationFor DDR-I memories, JEDEC created and adopted a low voltage, high-speed signaling standard called ‘series stub termination logic’ (SSTL). SSTL leverages an active motherboard termination scheme and overcomes the signal integrity concerns with legacy LVTTL signaling. As the name implies, SSTL is suited for use in mainstream memory interfaces where stubs and connectors are present. The 2.5-V version, named SSTL-2, is prominent with DDR-I memories and is defined within JESD8-9B. The memory controller’s drivers and receivers are compatible.with SSTL-2.The most common SSTL termination is the Class II single and parallel termination scheme shown in Figure1. This scheme involves using one series resistor (R S) from the controller to the memory and oneSSTL-2 and Terminationtermination resistor (R T ) attached to the termination rail (V TT ). This de facto approach is used in commodity PC motherboard designs.NOTEIt is assumed in this document that the designer is using the mainstream termination found in commodity PC motherboards. Consequently, differing termination techniques can be valid and useful, but the designer should use simulation to validate this determination.Figure 1. Typical Memory Interface Using Class II OptionNOTEV alues for R S and R T are system-dependent and should be derived by board simulation. See Section 12, “Simulation,” for a list of potential termination ranges.In a typical memory topology, the series damping resistor (R S ), if used, is placed away from the controller. This approach has two distinct advantages. Obviously, precious board space around the memory controller is freed, avoiding layout congestion and burdensome fan-out. Furthermore, this approach optimizes the signal integrity for the signals being sent from the controller to the memories, where more signals (addr + cmd) must be reliably received by multiple devices.To realize the increased signaling frequencies, SSTL leverages high-gain differential receivers that are biased around a reference voltage denoted as V REF . Using these high-gain receivers allows a smaller voltage swing, reducing signal reflections, lowering EMI, improving settling time, and yielding higher possible clock rates than possible with LVTTL signaling.Figure 2 shows the SSTL interface levels. The AC logic levels are the points at the receiver where the AC input timing parameters (setup and hold) must be satisfied. The DC logic levels provide a point ofhysteresis. When the input level has crossed the DC reference point, the receiver switches to the new logic level and maintains this new state as long as the signal does not cross below the threshold. Consequently, SSTL buses are less susceptible to overshoot, undershoot, and ringing effects.DriverReceiverR TR SV TTV REFV INV INDDR Signal GroupingsFigure 2. SSTL Signaling1.1Termination DissipationSink and source currents flow through R S and R T . Assuming worst-case parameters and that the Class II termination scheme of Figure 1 is used, the power dissipation for these resistors is as follows:P (RT and RS) = I 2 * R = (26.5 mA)2 * (25 Ω) = 17.6 mW.NOTESee Section 7.8, “DDR VTT V oltage Rail,” for current calculations.Small compact 4-pin resistor packages (16mm ×32mm) that provide dissipation up to 1/16Watt (62.5mW) are available. Such devices are ideal for the DDR termination.2DDR Signal GroupingsThe DDR memory controller consists of more than 130 signals and provides a glueless interface for the memory subsystem. These signals can be divided into the following signal groups for the purpose of this design guide:•Clocks •Data•Address/Command •Control•Feedback signalsV DD Q (2.3 V Minimum)V OH (MIN)1.560 V1.400 V 1.300 V 1.275 V 1.250 V 1.225 V 1.200 V 1.100 V0.940 V V OL (MAX)V SS QV IHAC V REF + AC Noise V REF + DC Error V REF – DC Error V REF – AC Noise V IHDCV ILACV ILDC Note that numbers are nominal, utilizing R S = R T = 25 Ω.TransmitterReceiverController Signal Pin-OutTable 1 depicts signal groupings for the DDR interface. The remaining sections of this document describe further details about PCB layout recommendations for each of the groups.3Controller Signal Pin-OutThe pin-out for the DDR interface facilitates ease of routing to a standard JEDEC DIMM connector. For non-DIMM topologies (that is, discretes), DDR devices should be placed in a analogous fashion to optimize signal fan-out.Table 1. DDR Signal Groupings for Routing PurposesGroupSignal Name DescriptionSectionClocksMCK[0:5]DDR differential clock outputs See Section 7.1, “Clock Signal Group MCK[0:5] and MCK[0:5]”MCK[0:5]DDR differential clock outputs (complement)DataMDQ[0:63]64-bit data bus See Section 7.2, “Data—MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7]”MECC[0:7]ECC pins MDM[0:8]Data mask pins MDQS[0:8]Data strobe pins Address/CommandMA[0:14]Address bus See Section 7.3, “Address and Command Signal Group”MBA[0:1]Bank address MRAS Row address strobe MCAS Column address strobe MWEWrite enable ControlMCKE[0:1]Clock enable See Section 7.4, “Control Signal Group”MCS[0:3]Chip selectsFeedbackMSYNC_OUT DRAM DLL synchronization output See Section 7.5, “Feedback Signal Group”MSYNC_INDRAM DLL synchronization input PowerV REF Voltage reference for differential receiversSee Section 7.6, “DDR Power Delivery”V TTTermination voltageGeneral Comments About Board Stack-UpFigure 3 shows general DDR controller pin-out flow.Figure 3. General DDR Controller Pin-Out FlowNOTEThe figure shows generic topology if a series damping (R S ) and parallel termination (R T ) scheme is used.4General Comments About Board Stack-UpFreescale recommends placing all DDR signals on critical layers that are ground-referenced, whichensures the lowest impedance for the return currents and provides improved signal integrity performance. Ground referencing is especially critical for the data group as it operates at the 2x clock rate.If trade-offs must be made, allow the data and clock signal groups to be routed over solid ground planes and other DDR signal groups to be routed over solid power plans.NOTEWhen ground or power referencing, the reference must be solid and continuous from the BGA ball through the end termination. Wherever power plan referencing is used, take care to avoid DDR signal crosses that split power planes, which adversely affect the impedance of the return currents.5Layout Order for the DDR Signal GroupsTo help ensure that the DDR interface is properly optimized, Freescale recommends the following sequence for routing the DDR memory channel:1.Power (V TT island with termination resistors, V REF )DDR PowerQUICCDIMM0DIMM1V TT IslandSegment ASegment B Segment CRegionLength Matching Overview2.Pin swapping within resistor networks3.Route data4.Route address/command5.Route control6.Route clocks7.Route feedbackThe data group is listed before the command, address, and control group because it operates at twice the clock speed and its signal integrity is of higher concern. In addition, the data group constitutes the largest portion of the memory bus and consists of the majority of the trace matching requirements, those of the data lanes.The address/command, control, and the data groups all have a relationship to the routed clock. Therefore, the effective clock lengths used in the system must satisfy multiple relationships. The designer should construct system timing budgets to ensure that all these relationships are properly satisfied. Section10, “Interface Timing Analysis and Other Considerations,” describes these timing relationships.6Length Matching OverviewThe following sections discuss considerations for length matching.6.1Signal Length MatchingSignal length matching is a two-fold item for the board designer. To ensure a robust interface, the designer must address both components. First, adhere to the absolute routed maximums to prevent signal integrity issues. As the absolute maximums affect component placement, the designer should derive the absolute maximums for each signal group before commencing board placement. Absolute maximums are easily determined by simulation. In most memory implementations, proper component placement easily satisfies the absolute maximums.Directly or indirectly, all signal groups have some relationship to the clock signal, and the data has an additional relationship with its strobe. The second component of length matching deals with the clock-to- signal group relationship. This item ensures that sufficient timing margins are available on the interface. Table2 illustrates the key length relationships that the board designer should be cognizant of when determining the layout rules for the signal groups.Table2. Signal Group Length RelationshipsSignal Group Minimum Length Maximum Length CommentData lane to data strobe Strobe length—25 mils Strobe length + 25 mils See Note (1) and Note (4). Data lane to data lane No more than 1 inch delta among all data lane groups See Note (2) and Note (4).See also Section10.3.2,“Meeting the 75%–125% WriteData JEDEC Window”General Layout Guidelines for the Signal Groups7General Layout Guidelines for the Signal GroupsThe section describes the general layout guidelines for the signal groups noted in Table 1. These general guidelines are mostly independent of the memory system implementation, and can serve as an initial foundation for the board designer. Additional guidelines for specific memory implementations are given in Section 8, “Additional Layout Guidelines for Specific Implementations.”7.1Clock Signal Group MCK[0:5] and MCK[0:5]The DDR clock signal group consists of six differential clock pairs, labeled as MCK[0:5] and MCK[0:5]. These six differential clock pairs enable the system designer to handle a worst case scenario of up to two unbuffered DIMM modules (3 clocks per DIMM), or up to thirty-six x8 discrete devices, if similar motherboard tree topologies are constructed analogous to DIMM modules. Registered DIMM implementations require only a single clock per DIMM. Therefore, for most mainstream memory implementations, no external clock driver/PLL is required on the board.NOTEThe reference to 36 discrete devices is stated for references purposes only, mainly to illustrate the largest clock tree that can be constructed from the device. Capacitive loading along with signal topologies on theaddress/command buses in such a scenario would limit the maximum interface speed. The designer must simulate the particular implementation to determine whether the desired interface frequency is achievable.7.1.1General Layout RecommendationsTable 3 shows the general layout recommendations for the DDR clock control group.Data strobe to clockSee Section 10.3.2, “Meeting the 75%–125% Write Data JEDEC Window”See Section 10.3.2, “Meeting the 75%–125% Write Data JEDEC Window”See Note (2).See also Section 10.3.2,“Meeting the 75%–125% Write Data JEDEC Window”Address/command/control to clockMaximum clock length—‘X’ inchesMinimum clock length—‘X’ inchesSee Note (3)1 Based on skew tolerance during read cycles. Takes into account all board and device variances in the skew budget window. 2This specification is dictated by the write data to the DRAM devices, which must fall within a clock window. JEDEC specifies a fairly wide clock window range (from 75% to 125% of one clock cycle). The WR_DAT A_DELAY within the TIMING_CFG_2 registers enables the DDR write data to be positioned properly within the clock window range.3The parameter 'X' is the timing variance around the clock edge that can be tolerated for a specific memory implementation and still ensure setup and hold times can be satisfied. Because the loading present on the address/command can vary from as little as 15 pF (four x16 devices with no ECC) all the way up to 108 pF (4 physical banks with nine x8 devices/per bank), and because the clock frequency and signal integrity of the specific memory implementation greatly influence the ‘X’ parameter, it is important that the value of 'X' be determined by simulation.4The given numbers provide the most flexibility across all frequency ranges. If needed, this relationship could be relaxed further based on the frequency of the memory interface.Table 2. Signal Group Length Relationships (continued)Signal GroupMinimum Length Maximum Length CommentGeneral Layout Guidelines for the Signal GroupsTable 3. General Layout Recommendations for the DDR Clock GroupItemRecommendationCommentReference planeGround-referencedMaintain a solid ground reference (no splits and so on) for all routed clocks, thereby providing a low-impedance path for the return currents.Same layer routingRoute all clock pairs on the same critical layer. Avoid switching between layers except where required. See Figure 5 and Figure 6.Ensures all clocks have the same signal integrity.Swap clock pairs as needed so that signal routing is optimized between the controller and the memory.Characteristic impedance = 50–60 Ω single-ended = 100–120 Ω differential All pairs must be routed differentially from the DDR controller to the end point (DIMM or discrete).Trace width Implementation-specific —Differential spacing Implementation-specific Correct differential spacing must be maintained throughout entire signal route. See Figure 4.Pair-to-pair spacing20 milsExceptions may be needed at device breakout Group spacing (clocks to all other signals)20 mils to any other signal See Figure 4. Exceptions may be needed at device breakout.Serpentine isolation spacing Maintain at least 20 mils See Figure 4MCK to MCK trace matchingMatched to within 20 mils—Clock pair-to-clock pair matching All clock pairs to a given memorybank (DIMM or discrete) matched to within 20 mils —Series damping resistor valueRange 15–33Optimal value and location system dependent and should be determined by simulations. For point-to-point connections, placement is optimal at the source. For point-to-multipoint, placement at the loads (DIMM connector or discrete bank) may prove optimal.Optional–parallel termination to V TT 11 Values denoted in the table provide a starting place for the designer and are not intended to be the only acceptable values.For example, if clocks are point-to-multipoint, a lower differential impedance (less than 100) may prove more optimal in matching the actual loaded impedance of the system.25–57 Ω ± 1%Considered to be an optional item based on internal simulation runs and application notes published by Micron (see Section 14, “Other Useful References”).Use of resistor networks for damping resistor Not recommended —Differential termination100–120 ΩRequired only for discrete implementations. DIMM modules provide the differential termination.General Layout Guidelines for the Signal GroupsFigure 4. Differential Clock Routing ExampleFigure5. Clock Routing Example—All Clocks Routed on Same Layer (Zoomed-Out View)Figure6. Clock Routing Example—All Clocks Routed on Same Layer (Zoomed-In View)Pair-to-Pair SpacingDifferential SpacingSerpentine Isolation SpacingSpacing to Other Non-Clock Signals7.2Data—MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7]The data signals of the DDR interface are source-synchronous signals whereby the data is captured by the memory and at the controller using the data strobe rather than the clock itself. When transferring data, both edges of the strobe are used to achieve the 2x data rate.For each data byte lane, an associated data strobe (DQS) and data mask (DM) comprise each byte lane. This 10-bit byte lane relationship is crucial for routing. Table4 depicts this relationship. When length matching, the critical item is the variance of the signal lengths within a given byte lane. Length matching across all bytes lanes is also important, but is more relaxed than the byte lane itself.Table4. Byte Lane to Data Strobe and Data Mask MappingData Data Strobe Data Mask Lane #MDQ[0:7]MDQS0MDM0Lane #0MDQ[8:15]MDQS1MDM1Lane #1MDQ[16:23]MDQS2MDM2Lane #2MDQ[24:31]MDQS3MDM3Lane #3MDQ[32:39]MDQS4MDM4Lane #4MDQ[40:47]MDQS5MDM5Lane #5MDQ[48:55]]MDQS6MDM6Lane #6MDQ[56:63]MDQS7MDM7Lane #7MECC[0:7]MDQS8MDM8Lane #8NOTEWhen routing, each row (that is, 10-bit signal group) must be treated as atrace-matched group.7.2.1General Layout RecommendationsFreescale strongly recommends routing each data lane adjacent to a solid ground reference for the entire route to provide the lowest inductance for the return currents, assisting the overall signal integrity of the data interface. This concern is especially critical in designs that target the top-end interface speed, because the data switches at 2x the applied clock, and can be up to 333 MHz.When routing the byte lanes, signals within a byte lane should be routed on the same critical layer as they traverse the PCB motherboard to the memories and then finally to the V TT termination end of the bus. This consideration helps minimize the number of vias per trace and provides uniform signal characteristics for each of the data lanes.To facilitate ease of break-out from the controller’s perspective, and to keep the signals within the byte group together, the board designer should alternate the byte lanes on different critical layers (see Figure7 and Figure8).Figure7. Alternating Data Byte Lanes on Different Critical Layers—Part #1Data Lane #6Data Lane #4Data Lane #3Data Lane #1Resistor NetworksFigure 8. Alternating Data Byte Lanes on Different Critical Layers—Part #2Because the DQS lines provide ‘data-latching’ function into the controller during reads and into the memory during writes, take care to reduce cross-talk noise from adjacent signal aggressors. Do not place the DQS strobes in the same resistor packs as the command and address if possible. In addition, ensure that at least a 4-W distance is maintained as much as possible between a DQS line and any other non-data groupsignal.Data Lane #7Data Lane #8Data Lane #2Data Lane #0Resistor NetworksData Lane #5Table 5 shows the general routing rules that should be applicable for most memory system implementations.7.2.2Data Group Matching RequirementsTo achieve the highest performance from the DDR data bus at 333 MHz, pay close attention to trace matching to ensure that the design is robust over temperature, power variations, and other secondary effects. The key relationship for both reads and writes is the relationship between a given data strobe and its DQs and DM signals.See Section 10.3, “Data Group Timing Analysis,” for more information.Table 5. General Routing Recommendations for the DDR Data Signal GroupItemRecommendationCommentTopology Daisy chain Reference planeGround-referencedMaintain a solid ground reference (no splits and so on) for all routed clocks, thereby providing a low-impedance path for the return currents.Characteristic impedance 11Values denoted in the table provide a starting place for the designer and are not intended to be the only acceptable values. For example, it may be possible for certain topologies to eliminate R S and/or to modify the characteristic impedance below 50Ω in order to more optimally match the actual loaded impedance of the system.50–60 Ω—Trace width Implementation-specific —DQS spacing 4 W minimum—Group spacing 20 mils of isolation from other non-DDR related signals —Series resistor 10–33 Ω ± 5%—Termination resistor 125–57 Ω ± 5%—Length matching within the byte lane±25 mils from the data strobeAllows max interface speeds. See Section 7.2.2, “Data Group Matching Requirements”Length matching byte lane to byte lane 22 This specification is dictated by the write data to the DRAM devices, which must fall within a clock window. JEDEC specifies a fairly wide clock window range (from 75% to 125% of one clock cycle). The numbers given in T able 5 provide the most flexibility across all frequency ranges. If needed, this relationship could be relaxed further based on the frequency of the memory interface.No more than 1 inch delta between all groupsSee also Section 10.3.2, “Meeting the 75%–125% Write Data JEDEC Window”Length matching DQS to clock See Section 10.3.2, “Meeting the75%–125% Write Data JEDEC Window”See Section 10.3.2, “Meeting the75%–125% Write Data JEDEC Window”Resistor packsUse as neededDo not place the data group in the same RNs as the other DDR signal groups.7.3Address and Command Signal GroupThe DDR address and command signal group consists of 20 signals. Figure 9 shows these signals.Figure 9. DDR Address and Command Signal GroupNOTEBy default, the address and command signals three-state during inactive periods.7.3.1General Layout RecommendationsTable 6 describes the general routing rules that should be applicable for most memory system implementations.Address/CommandMA[0:14]Address bus MBA[0:1]Bank address MRAS Row address strobe MCAS Column address strobe MWEWrite enableTable 6. General Routing Recommendations for the DDR Address and Command GroupItemRecommendationCommentReference planeGround-referenced or power-referencedMaintain a solid ground reference or power reference (no splits, and so on) for the entire signal group to provide a low-impedance path for the return currentsCharacteristic impedance 11Values denoted in the table provide a starting place for the designer and are not intended to be the only acceptable values. For example, it may be possible for certain topologies to eliminate R S and/or to modify the characteristic impedance below 50Ω to match the actual loaded impedance of the system more optimally.= 50 – 60 Ω—Trace width Implementation-specific —Group spacing20 milsIsolation from control group to other non-DDR signalsLength matching (with respect to clock)Min <= Addr/Cmd Group <= Max —Minimum Addr/Cmd group length 22 The parameter ‘Y’ is the timing variance around the clock edge that can be tolerated for a specific memory implementation and still ensure that setup and hold times can be satisfied. Because loading, clock frequency and signal integrity of the specific memory implementation greatly influence the ‘Y’ parameter, it is important that the value of ‘Y’ is determined by simulation.Max clock length – ‘Y’—Maximum Addr/Cmd group length 2Minimum clock length – ‘Y’ inches —Series resistor 10–33 Ω ± 5%—Termination resistor 125–57 Ω ± 5%—Resistor packsUse as neededDo not place the addr/cmd group in the same RN as the data group7.4Control Signal GroupThe control group enables the board designer to implement up to 4 physical banks of memory, which allows up to 2 unbuffered DIMM slots (2 chip selects per slot), 2–4 registered DIMM slots depending on single or dual rank modules, or up to 4 physical memory banks based on discrete populations. The DDR control signal group consists of six signals (see Figure 10).Figure 10. DDR Control Signal Group7.4.1General Layout RecommendationsTable 7 shows the general routing rules that should be applicable for most memory system implementations.7.5Feedback Signal GroupThe DDR feedback signal group consists of two signals (see Figure 11).ControlMCKE[0:1]Clock enable MCS[0:3]Chip selectsTable 7. General Routing Recommendations for the DDR Control GroupItemRecommendationCommentReference planeGround-referenced or power-referencedMaintain a solid ground reference or power reference (no splits and so on.) for the entire signal group thereby providing a low- impedance path for the return currentsCharacteristic impedance 11Values denoted in the table provide a starting place for the designer and are not intended to be the only acceptable values. For example, it may be possible for certain topologies to eliminate R S and/or to modify the characteristic impedance below 50Ω to match the actual loaded impedance of the system more optimally.= 50–60 Ω—Trace width Implementation-specific —Group spacing20 milsIsolation from control group to other non-DDR signalsLength matching (with respect to clock)Min <= control group <= Max —Minimum control group length 22The parameter ‘Z’ is the timing variance around the clock edge that can be tolerated for a specific memory implementation and still ensure that setup and hold times can be satisfied. Because the loading, clock frequency and signal integrity of the specific memory implementation greatly influence the ‘Z’ parameter, it is important that the value of ‘Z’ is determined by simulation.Max clock length—’Z’—Maximum control group length 2Minimum clock length—‘Z’ inches —Series resistor 10–33 Ω ± 5%—Termination resistor 125–57 Ω ± 5%—Resistor packsUse as neededDo not place the control signals in the same RN as the data group。
DDR内存布线指导(Freescale_观点)
DDR内存布线指导1、Signal Length Matching （Freescale 观点）信号长度匹配是关于时序特性的一个关键因素，DDR系统中的长度匹配要求如下图。
Signal Group Minimum Length Maximum Length Data lane to data strobe Strobe length 25 mils Strobe length plus 25 mils Data lane to data lane No more than 1000 mils data among all data lane groups data strobe to clock Meeting the 75%-125% Write DataAddress/command/control to clock Should be determined through simulation在该图中，Data strobe to clock 和 Address/command/control to clock的长度匹配没有给出确切的数值，在设计者无法仿真的情况下，具体数值可以参考本文在上面的描述。
2、Clock Signal Group具体的时钟信号的layout Guide如下表格，可以一目了然。
Item Recommendation Comment Reference plane GND-referenced Maintain a solid GND reference(nosplits and so on) for all routedclocks,thereby providing alow-impedance path for the returncurrentsSame layer routing Route all clock pairs on the same criticallayer,Avoid switching between layersexcept where required. Ensures all clocks have the same signal integrity.Swap clock pairs an needed so that signal routing is optimizedbetween the controller and thememory.Characteristic impedance阻抗特征 =50-60ohm single-ended=100-120ohm differentialAll pairs must be routed differentiallyfrom the DDR controller to the endpoint(DIMM ot discrete)Trace width Implementation-specific ———— Differential spacing Implementation-specific Correct differential spacing must bemaintained throughout entire signalroute.Pair-to-pair spacing 20 mils Exceptions may be needed at devicebreakoutGroup spacing(clocks to all other signal) 20 mils Exceptions may be needed at devicebreakout Serpentine isolation spacing Maintain at least 20 milsMCK TO /MCK trace matching Matched to within 20 mils ————Clock pair-to-clock pair matching All clock pairs to a gicen memorybank(DIMM or discete)matched towithin 20 mins————Series damping resistor value Range 15-33 Optimal value and location systemdependent and should be determinedby simulations For point-to-pointconnections.placement is optimal at thesource.For point-to-multipoint,placentat the loads(DIMM connector ordiscrete bank)may prove optimal. Optimal-parallel termination to VTT 25-57ohm +/-1% Considered be an optional item basedon intemal simulation runs andapplication notes pulished by MicronNot recommended ————Use of resistor networks for dampingresistorDifferential termination 100-120ohm Required only for discreteimplementaions.DIMM modules providethe differental termination为了更好的理解表格中的一些参数，可以参考上面的示意图，这在实际的layout中长度匹配中常见，即使用蛇形走线来满足长度匹配，注意蛇形走线只起到长度匹配的作用，除此之外，蛇形走线没有任何好处，并且他在一定程度上影响信号质量和EMC。
如何设置布线规则
如何设置布线规则布线规则的设置通常包括线宽和线距两大部分。
PCB 布线经常会要求对重要的信号线进行规则的设置。
下面就以一主板Layout guide 为例部分说明之。
1. 首先是对整板未定义线规则的设置，如下表所示：Net Name Width Spacing Net Group Non-special SignalInner layer: 4Outer layer: 5Inner layer: 4Outer layer: 5 选择打开set standard values这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。
2. 接下来设置HOST 部分，见下表要求：Net NameWidth Spacing Space with other signal Net Group FSB Signals Inner layer: 4Outer layer: 5 8/10 20 HOST首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口ok这样就可以得到下面的窗口：至此一组HOST线设置完毕，用同样的方法我们可以继续将DDR等部分的线设置完3. 重新打开，选择spacing rule set-set value，点击ADD添加HOST 8:10然后在Subclass中，顶底层Line To Line 的间距为10，内层为8.4. 选择physical rule set-set value，点击ADD添加HOST 4/5然后在Subclass中，顶底层的线宽为5，内层为4.5. 最后，无论是线宽还是线距都需要在assignment table中进行和其他NET的匹配。
PCB布线时遵循的一些基本原则
PCB布线时遵循的一些基本原则连线要精简,尽可能短,尽量少拐弯,力求走线简单明了(特殊要求除外,如阻抗匹配和时序要求).过长的走线会改变传输线的阻抗特性,使信号的上升时间变长,从而抑制信号的最高传输频率.避免尖角走线和直角走线,宜45°走线和圆弧走线.1.增加走线的寄生电容,影响信号的完整性 2.阻抗不连续造成信号的反射 3.直角尖端易产生EMI效应走线尽可能少换层,少打过孔(via).1.via造成阻抗不连续2.产生寄生电容和寄生电感,影响信号完整性 3.不同的参考层影响信号回流信号间的距离(S)尽可能增大,相邻信号层的走线宜互相垂直/0斜交/弯曲走线,避免相互平行.减少串扰和耦合造成的信号干扰.电源线和地线的宽度尽可能宽(通常为W20).元器件换层引线和电容的引线尽可能缩短.优化布线.PCB布线的常见形式单根走线(single trace)菊花链(Daisy Chain)走线:从驱动端开始，依次到达各接收端星形(Star)走线:通常所说的“T”点拓扑形式布线蛇形走线:通常所说的饶线,主要目的是为了调节延时,时序匹配S≧3H(S:走线平行部分的间距H:信号与参考平面的间距)差分走线(differential pair)驱动端发送两个等值反相的信号,接受端通过比较这两个电压的差值来判断逻辑状态“0”或“1”,承载差分信号的那对走线称为差分走线与传统单根走线相比的优势抗干扰能力强抑制EMI非常有效时序定位精确各种角色介绍Logic : 原理图设计, 负责具体的FUNCTION 设计, 也是比较掌握全局的人, 相当于小的EPM, 有些事情可以请Logic的人出面协调.如用料方面, 换Solution 等SI: 负责板内高速线的阻抗, 如线宽, 线距,线长, 拓扑结构, 跨层, 如果绕线等问题须与SI 沟通.MCAD: 负责机构设计, ECAD 如果在空间上遇到和机构有冲突的, 首先和机构协商改动方案,如机构不肯退让的请EPM 出面协调.Thermal: 负责系统散热, 板内温控设计等工作(Thermal sensor 零件是由散热工程师决定它靠近那些相关零件放置，他们跟电子工程师和机构工程师沟通后，在电路图上和机构图上表示出来，有时候可能只是在电路图上标示出来，靠近什么元件放。
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• 電源完整性(Power Integrity)相關
• 電源傳輸網絡(Power Distribution Network, PDN)的阻抗 要低
– 避免直流IR drop過於嚴重 – 電源/地平面盡量完整, 或是連接的電源/地線路其線寬要粗, 或 是連接的線路要多 – 若電源為信號參考平面或參考線時, Controller與DRAM之間的 電源必須以較短的路徑相連, 以提供信號良好的返回電流路徑 – 設計允許下, 連接電源/地平面的過孔可以盡量配置, 使得電流 可以有較多的路徑, PDN的阻抗較低
– 除了匹配線長以及從管腳散開(fan out)之外, 盡量保持等距, 目 前建議相距為0.1mm – 雖然只要足夠近, 差分對會偶合且互相成為參考, 提供回流路徑, 但差分對仍需要地平面作為參考層 – 建議差分對同時走線在同一層上, 不建議差分對走線在上下層
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• • • •
蛇線(Serpentine) 用來調整延遲或線長匹配 避免90度直角彎曲 耦合距離(S)建議2~3X線寬以上, 若S太小, 耦合長度(Lp) 越短越好
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• 範例: JEDEC DDR3 SO-DIMM Raw Card F3 • 信號之間避免長距離緊密貼近佈線, 視情況一段距離後可拉 開間距 • 空間允許下, 蛇線之間也建議部分錯開
• 若緩衝器(output buffer)可以選擇或調整其輸出阻抗, 與 傳輸線阻抗匹配時, 則可以不需要串聯端接電阻. 這裡 指的是點對點(point to point)的拓撲(topology)結構. • 假如是”點對兩點”或”點對多點”的拓撲結構, 則必 須仰賴模擬結果或實際經驗來決定電阻是否需要擺放 或如何選擇適當的電阻值.
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• 串聯端接電阻(Series termination resistor)
• 藉由選擇適當的電阻值可以
– 達到阻抗匹配的目的 – 抑制overshot/undershot以及ringback – 降低緩衝器(output buffer)的功率消耗
• 參考層建議 (Reference plane)
• • • • • • • • 參考層提供返回電流路徑. 電源平面與地平面皆可以成為信號的參考平面. 原則上較高速的信號應選擇較乾淨的地平面作為參考. 較低速的信號可以選擇電源平面與地平面作為參考. 去耦合電容足夠多時, 電流會經由電容完成其迴路(loop). 盡量保持參考平面的完整, 避免過度破碎. 有時過孔過於集中時, 會造成類似第4頁結果, 應避免. 高速信號路徑上的參考平面勿切換(例: 由地平面變電源 平面). • 在符合阻抗控制的要求下, 參考面與信號線的距離越近, 抗串擾的能力越強.
• 根據實際經驗或模擬結果擺放適當容值的電容以及足 夠的數量
– 電容擺放盡量靠近Controller, DRAM, 以及VRM (Voltage Regulator Module) – 電容可以降低PDN阻抗, 亦提供電源與地之間的返回電流路徑
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• 差分對(Differential pair)佈線策略
• 匹配線長比保持等距來得重要
– 避免相位偏移, 使得差分對的交叉點總是提前或延遲, 並使得交 叉點電壓(Vix)偏離要求, 導致時序上偏移.
• 保持等距可以增強其抵抗雜訊的能力
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• 若為單向信號, 串聯端接電阻建議靠近輸出緩衝器, 並 符合Zs + Rs ≒ Z0 (Ron + RT ≒ Z0, Ron: output driver impedance) • 若為雙向信號, 串聯端接電阻則建議擺放在傳輸路徑的 中間, 使得該網絡上所有Driver皆可得到該電阻所提供 的好處.
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NANYA TECHNOLOGY CORPORATION 出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.
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• 信號線其對應的參考層務必避免有破碎或狹縫(slot)產 生, 而導致該信號線其部分路徑的上方或下方沒有參考 層. 此現象會造成信號返回電流的等效電感增大, 使得 信號完整性(SI)品質下降. 即使差分對仍需要參考層.
出處: The impact of a nonideal return path on differential signal integrity, Per E. Fornberg, 2002 IEEE
• 四層板以上, 所有的信號線必須有良好且完整的參考層 在其下方或上方, 並且阻抗必須控制(單端信號+-10%內, 差分對+-15%內) • 盡量避免太多阻抗不連續, 而造成信號傳遞時產生反射, 導致接收端訊號失真或違反信號要求
– 比如: 避免90度走線, 應採取45度走線(以兩次45度取代一次90 度彎曲)或是弧線 – 在設計允許下盡量減少該訊號線的過孔(Via)數量, 並非不能使 用過孔
出處: Altra, AN224, High-Speed Board Layout Guidelines.
出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices, Stephen H. Hall, Garrett W. Hall, James A. McCall, 2000 by John Wiley & Sons, Inc.
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• 緊鄰的兩層信號線(2層或6層以上PCB), 建議錯開佈線, 以減 少串擾(crosstalk)影響, 或是上下兩層信號互相垂直方向 分別佈線.
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• Clock差分對與DQS差分對
– 由於DRAM write cycle時, 有明確定義tDQSS, Clock差分對與DQS 差分對有時序上的要求, 因此Clock與DQS也需要長度匹配. – 依照controller端的設計指導的要求或參考板的設計作為長度 匹配的依據
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• 兩層板佈線原則 • 實際案例探討
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• 一般佈線原則 • 兩層板佈線原則 • 實際案例探討
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一般佈線原則
大綱
• 一般佈線原則
– – – – – – 差分對(Differential pair)佈線策略 拓撲 (Topology) 串聯端接電阻(Series termination resistor) 群組線長匹配(Group Length Matching) 參考層建議 (Reference plane) 電源完整性(Power Integrity)相關
出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design -19CF Chen Stephen H. Hall, Garrett W. Hall, James Practices, A. McCall, 2000 by John Wiley & Sons, Inc.
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• 拓撲 (Topology)
• 優先考慮拓撲的互連結構對稱性, 再來考慮阻抗不連續 • 拓撲不對稱將導致
– 不良好的信號完整性(SI) – 時序容限偏移(less timing margin)
出處: High-Speed Digital System Design—A Handbook of Interconnect Theory and Design -9- A. McCall, 2000 by John Wiley & Sons, Inc. Practices, CF Chen Stephen H. Hall, Garrett W. Hall, James
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• 群組線長匹配(Group Length Matching)
• 長度匹配越嚴格, 時序容限(timing margin)越多 • 整體長度越短, 訊號品質越佳, 時序容限亦越多 • DQS/DQ/DM群組
– 以DQS差分對為基準, 其餘DQ與DM訊號必須在特定範圍內與 DQS差分對等長, 例如: +-2mm內. – 等長範圍需考慮操作頻率, Controller訊號需求, Controller輸出 入訊號是否可以調整等等, 因此等長範圍必須依案例而定(照 JEDEC DIMM的要求最保險, 但以消費性電子的實際應用, 相當 難達到要求). – 同DRAM內不同的DQS群組一樣需要匹配線長. – 可以比照參考板(Reference board)的設計(確定可行的設計或 controller端的設計指導)作為線長匹配的依據, 必要時可採取更 為嚴謹的範圍.