可双向导通的凹栅隧穿晶体管

可双向导通的凹栅隧穿晶体管
陈树鹏;王树龙;刘红侠;李伟;汪星;王倩琼
【摘要】The structure asymmetry of the conventional tunneling transistor makes it only able to have a unidirectional current path,which will cause the inconvenience of circuit design.In order to overcome this shortcoming,a novel recessed gate tunnel field-effect transistor with high performance is proposed in this paper and verified by silvaco TCAD software. The effects of process parameters such as doping concentration and geometry dimension on the energy band and properties of the device are analyzed. Simulation results show that the I on/I of ratio can reach 5× 106 at a 0.5 V driving voltage and the minimum subthreshold swing of 12 mV/dec at the 0.1 V gate to source voltage.In general,this device has a large switching ratio and a very steep subthreshold slope under a low drive voltage.It is expected that this novel device can be one of the promising alternatives for ultra-low power applications.%传统的隧穿晶体管由于自身结构的不对称性使其只有单向电流通路,造成了电路设计的诸多不便.以改善这一缺陷为目的,设计了一种新型的具有双向电流通路的高性能凹栅隧穿晶体管,并通过silvaco TCAD软件仿真的方法,对该新型晶体管的性能进行了验证.分析了器件的掺杂、尺寸等工艺参数对其能带及性能的影响机制.结果表明,该器件在0.5 V驱动电压下获得了5×106的开关比,最小亚阈值摆幅仅为12 mV/dec.总的来说,该器件在低驱动电压下具有较大的开关比以及非常陡峭的亚阈值曲线斜率,适用于超低功耗设计应用.
【期刊名称】《西安电子科技大学学报（自然科学版）》
【年(卷),期】2017(044)006
【总页数】6页(P70-74,168)
【关键词】带带隧穿;隧穿晶体管;凹栅;双向电流通路
【作者】陈树鹏;王树龙;刘红侠;李伟;汪星;王倩琼
【作者单位】西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071;西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071;西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071;西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071;西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071;西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安 710071
【正文语种】中文
【中图分类】TN386.1
近年来，随着便携式电子设备的发展，有限的电池能源限制了设备的使用时间[1]．通过不断降低电路整体的功耗，可以有效地延长便携设备的使用时间．隧穿晶体管(Tunnel Field-Effect Transistor，TFET)作为一种在低功耗条件下表现优秀的器件，近年来在超低功耗集成电路领域有着十分可观的发展前景[2-3]．隧穿晶体管基于带-带隧穿(Band-To-Band Tunneling，BTBT)的物理过程，其亚阈值摆幅可以突破 60 mV/dec (即：漏极电流每增加一个量级所需要的栅极电压增量为60 mV) 的物理限制[4-6]．与此同时，材料锗的引入可使隧穿效率增加[7]，从而
使隧穿晶体管的性能得到进一步的提高[8]．但由于隧穿晶体管的结构具有不对称性，其电流只能单向流通，使用隧穿晶体管作为基本单元进行电路设计时，会给版图设计带来不便．近年来有国外课题组提出了相应的解决方案[9-10]，但器件性能仍不尽如人意．为解决这一问题，笔者设计了一种新型的具有对称电流通路的隧穿晶体管器件，并通过silvaco TCAD软件进行了仿真验证，深入研究了该器件的工作机理以及各参数对其能带结构和性能的影响．
可双向导通的凹栅隧穿晶体管结构如图1(a)所示．该器件栅极为“凹”形结构，
可以获得更大的隧穿面积以增加器件的隧穿电流[11-12]．在栅极两侧插入了两个
n型硅势垒层来进一步提高隧穿结的隧穿效率[13-14]．器件两端为p型锗，可分
别构成对称的源、漏区．栅极下方有轻掺杂的n型硅沟道层，在器件导通时作为
连接源极隧穿结与漏极的电流通路．硅沟道层与锗源漏区的异质结处存在天然的空穴势垒，可以阻挡从硅流向锗的空穴泄漏电流．沟道层下方设计了一个轻掺杂的p 型硅抑制层，该抑制层的存在可以降低器件的关态泄漏电流．不同于普通的p-i-n 型隧穿晶体管，该器件几何结构完全对称，在拥有隧穿晶体管良好开关特性的同时，还具有对称的器件结构以及电流通路，能够像普通金属氧化物半导体(Metal Oxide Semiconductor，MOS)器件一样实现双向的电流流通．硅锗异质结、n型势垒层、高k栅介质以及较小的物理尺寸等特性使得器件性能大幅度提升的同时，又能为集成电路设计以及集成密度提高带来便利．器件采用垂直型结构，其隧穿机制为“线隧穿”，能够获得比平面型隧穿晶体管的“点隧穿”更大的有效隧穿结面积，提升器件的隧穿电流，从而获得更大的开态电流以及开关比．图1(b)给出了
在相同尺寸参数条件下，可双向导通的凹栅隧穿晶体管、对称隧穿晶体管[9]以及“L”形隧穿晶体管[11]的转移特性曲线．不难看出，该器件在性能上接近同样为
凹栅结构的“L”形隧穿晶体管，同时又具有可以双向导通的性质; 而对于同样可
以双向导通的对称隧穿晶体管，笔者设计的器件在性能上有较大的优势，关态电流
更小，开态电流更大．总的来说，该器件的关态漏电流在皮安量级，而栅极电压与漏极电压均为 0.5 V 时的工作电流则可以达到12.3 μA．器件开关比超过106量
级且具有十分陡峭的亚阈值摆幅，最小亚阈值摆幅仅为 12 mV/dec，非常适合亚0.5 V 工作电压的超低功耗集成电路的设计及应用．
器件仿真参数如下: HS=HD=40 nm(源、漏区厚度); HG=40 nm(栅极深度); TP= 3 nm (n+势垒层厚度); TOX= 4 nm (二氧化铪栅介质厚度); WG= 20 nm (栅极长度); HC= 5 nm (沟道层厚度); HPad= 5 nm (抑制层厚度); HBox= 5 nm (二氧化
硅背栅氧化层厚度); φ= 4.33e V (栅极金属功函数); NS= ND= 2× 1019 cm-3 (p+锗源、漏区掺杂浓度); NP= 3.1× 1019 cm-3 (n+硅势垒层掺杂浓度); NC=
1× 1015 cm-3 (n-硅沟道层掺杂浓度); NPad= 1× 1015 cm-3 (p-硅抑制层掺杂
浓度)．
可双向导通的凹栅隧穿晶体管的开态、关态电流密度及对应能带结构如图2所示，驱动电压为 0.5 V．沿图2(a)和图2(c)中的3条虚线分别做切线，可以分别得到隧穿结、沟道层以及抑制层的能带结构，如图2(b)和图2(d)所示．观察图2(a)和图
2(b)可知，在开态条件下，电子从p+锗源区隧穿至n+硅势垒层，并沿着势垒层
输运至沟道层，接着在背栅作用下输运至抑制层，最终在漏极附近流向沟道层并被漏电极收集．观察图2(c)和图2(d)可知，在关态条件下，隧穿结无能带交叠，不
发生带-带隧穿，隧穿结无电流．在关态条件下，源极附近的沟道层和漏极附近的
抑制层分别存在电子势垒和空穴势垒，从而分别抑制了n-沟道层中的电子泄漏电
流以及p-抑制层中的空穴泄漏电流，使器件具有较低的关态漏电流．
图3(a)给出了器件驱动电压为0.5 V时，开态电流、关态电流以及开关比3种重
要的器件性能指标随源、漏掺杂浓度的变化规律．观察图3(a)不难发现，随着源、漏掺杂浓度增加至2× 1019 cm-3，器件开态电流增加十分明显．图3(b)给出了源、漏掺杂浓度从1× 1018 cm-3 增加至2× 1019 cm-3 时，隧穿结开态的能带
结构(绘制能带的位置为图2(a)中的A-A′切线位置)．随着源、漏掺杂浓度增加至
2× 1019 cm-3，隧穿结的有效隧穿长度大幅度减小，隧穿结的隧穿效率大幅提高，最终导致开态隧穿电流急剧增加．图3(c)给出了开态电流、关态电流以及开关比
随势垒层掺杂浓度增加的变化规律．不难发现，当掺杂浓度大于3.1× 1019 cm-3 时，器件关态漏电流出现了明显的增加．关态条件下在切线A-A′处绘制能带结构图，如图3(d)所示．当势垒层掺杂浓度增加到3.2× 1019 cm-3 时，隧穿结两侧
的导带和价带出现了微小的交叠，隧穿结导通，从而使器件的关态泄漏电流大幅增加; 此时开态电流几乎没有明显增长，最终导致了器件开关比大幅下降，如图3(c)所示．
图4所示为驱动电压为0.5 V时，沟道层与抑制层的厚度对器件性能的影响．随着沟道层、抑制层的厚度增加，器件开关比下降、关态漏电流增加．开态电流则随沟道层厚度增加略微增大，随抑制层厚度增加略微下降，如图4(a)和图4(b)所示．图4(c)给出了开态条件下，沟道层(B-B′)与抑制层(C-C′)能带结构随厚度变化
的关系．在开态条件下，沟道层厚度增加，其导带降低，电阻减小，开态电流增加，如图4(a)所示; 抑制层厚度增加，其导带上升，电阻增加，开态电流减小，如图
4(b)所示．图4(d)给出了在关态条件下，沟道层(B-B′)与抑制层(C-C′)能带结构随
厚度变化的关系．在关态条件下，沟道层厚度增加，其电子势垒降低，关态漏电流增大，如图4(a)所示; 抑制层厚度增加，空穴势垒降低，关态漏电流增大，如图
4(b)所示．
图5给出了漏极电压对器件性能的影响．图5(a)所示为不同漏极电压下，器件的
转移特性曲线．栅压为 0.5 V、漏压低于 0.5 V 时，开态电流会随着漏压增加而急剧上升，如图5(b)所示．这是因为漏压从 0.1 V 增加至 0.5 V，电子在沟道层与抑制层输运过程中所需要翻越的势垒高度降低，如图5(c)所示．图5(c)最右侧实线
与虚线交点处的高度即为电子势垒的最大高度．势垒高度降低会使电子的输运效率
增加，最终导致开态电流急剧上升．栅压等于 0.5 V、漏压大于 0.5 V 时，关态漏电流随漏压增加而急剧增加．这是因为漏压大于栅压时，器件抑制层空穴能量随之增加，更易翻越锗、硅界面处的空穴势垒，导致关态漏电流增加，如图5(d)所示，p+ 锗源区与n-硅沟道层之间的关态泄漏电流成为主要漏电机制．
笔者设计了可双向导通的凹栅隧穿晶体管，该器件是一种具有对称电流通路的隧穿晶体管．该晶体管解决了传统隧穿晶体管非对称电流通路在电路设计上的不便，并且具有良好的性能，在 0.5 V 驱动电压下获得了5× 106的开关比，而最小亚阈值摆幅仅为 12 mV/dec．同时，对该器件的工作机理以及各个参数对器件性能的影
响进行了分析．通过对器件电特性、隧穿率、电流分布以及能带结构等多方面物理因素进行分析，从能带分析入手，深入探讨了器件各个参数对其性能产生影响的物理机制．总的来说，该器件具有大的开关比以及陡峭的亚阈值斜率，适用于亚 0.5 V 的超低功耗集成电路的设计应用，是未来超低功耗集成电路具有吸引力的候选之一．
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