数字电路84路抢答器

GND111
10
~OC ENG GND
VCC 20 1Q 2 2Q 5 3Q 6 4Q 9 5Q 12 6Q 15 7Q 16 8Q 19
GND74LS373DW
R1 150¦¸
R2 150¦¸
R3 15R04¦¸ 150¦¸
VCC 5V
X1 X2 X3 X4
VCC VC5CV
U3A
2.5 V2.52V.5 V2.5 V
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二、抢答器的设计与调试
P2M4 抢答器电路设计 ④完成设计文档的编写。
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二、抢答器的设计与调试
知识小结 1、有些种类的组合逻辑电路使用较为频繁，为 便于使用，把它们制成了标准化的中规模集成电路 。通过对这些器件的介绍，了解中规模集成电路的 构成特点、使用方法及使能端的处理，不必去记忆 具体器件的功能，而是要掌握如何通过真值表、逻 辑符号了解其使用方法。 2、为了增加使用的灵活性，也为了便于功能扩 展，在多数中规模集成的组合逻辑电路上都设置了 附加的控制端（或称为使能端、选通输入端、片选 端、禁止端等）。这些控制端既可用于控制电路的 状态（工作或禁止），又可作为输出信号的选通
Key = A
J2
Key = B
J3
Key = C
J4
Key = D
74LS04N
U2
1 ~OC 11 ENG
3 1D
1Q 2
4 2D
2Q 5
7 3D
3Q 6
8 4D
4Q 9
13 5D
5Q 12
14 6D
6Q 15
17 7D
7Q 16
18 8D
8Q 19
74LS373N
R1 100
R2 100
R3 100
3
二、抢答器的设计与调试
P2M4 抢答器电路设计
【设计案例】 项目：4人抢答器的设计 项目编号：SZSA2-1 设计指标：
1、4路开关输入； 2 、稳定显示与输入开关编号相对应的数字1~4； 3、输出具有唯一性和时序第一的特征； 4、一轮抢答完成后通过解锁电路进行解锁，准备进入 下 一轮抢答。 任务要求：完成原理图设计、元器件选型、电路装接与 调试、电路性能检测、设计文档编写（设计报告格式见附录 B，标准电路图纸格式见附录C）。
附加题： 1.八人抢答器除此方案外，能否有其它的方法实现？ 2.试设计一十六人抢答器，要求同八人抢答器。
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二、抢答器的设计与调试
The End
17
74S04D 1
23 4 5
U2A 74S20D
U6A
VCC
U5
11 1 12 2 13 3 14 25 36 47 58 10 9
A9 B7 C6 D 14
74LS147D
13 74LS04D
14
U7B
15 74LS04D U6D
16 74LS04D
U6C
21
18 VCC 5V
7 1 2 6
3
VCC5
1、开关阵列电路：该电路由多路开关所组成，每一名竞 赛者与一组开关相对应。开关应为常开型，当按下开关时，开 关闭合；当松开开关时，开关自动弹出断开。
2、触发锁存电路：当某一组开关首先被按下时，触发锁 存电路被触发，在对应的输出端上产生开关电平信息
同时为防止其他开关随后触发而造成输出紊乱，最先产生的 输出电平反馈到使能端上，将触发电路封锁。
1
二、抢答器的设计与调试
P2M4 抢答器电路设计
抢答器的组成框图：
解锁 电路
开关 阵列 电路
触发 锁存 电路
编码 电路
译码 显示 电路
抢答器的一般组成框图如上图所示。它主要由开关阵列 电路、触发锁存电路、解锁电路、编码电路和显示电路等 几部分组成。
2
二、抢答器的设计与调试
P2M4 抢答器电路设计
P2M4 抢答器电路设计 4人抢答器总体电路设计
VCC
J5
5V
8
6
GND
VCC Key = 5
U4A 74S32D
GND
J1
Key = 6
J2
7
Key = 2 12 9
J3 10
Key = 3
J4
Key = 4 11
U1
3 1D 4 2D 7 3D 8 4D 13 5D 14 6D 17 7D 18 8D
R4 100
U1A
&
74LS20N
VCC
5V
4路触发锁存电路
7
二、抢答器的设计与调试
P2M4 抢答器电路设计
解锁电路的设计 下图所示为解锁电路，开关为常开开关。当开关打开时，
中的低电平输出经4输入与非门和非门，再经过2输 入或门后反馈至锁存器使能端，使锁存器被封锁；当开关 闭合后，2输入或门的输出被强制设为高电平，送至锁存器 使能端使得锁存器重新处于等待接受触发输入的状态。
学习目标 会用中规模集成电路（MSI）设计8人抢答器。 复习前面模块中介绍过的常见中规模集成电路的逻辑功能。
工作任务 根据抢答器组成框图，画出各部分的电路草图。 对需要用到的元器件进行选型。 进行电路的装接、调试、电路图修改和故障调试。 绘制最终的标准电路图。 通过以上步骤，完成8人抢答器电路的设计与调试
4
二、抢答器的设计与调试
P2M4 抢答器电路设计
设计内容（示例）：
1、电路设计及元器件选择 开关阵列电路的设计 下图所示为4路开关阵列电路。当任一开关按下时，对应 输出为低电平，否则为高电平。
J1
Key = A
J2

Key = B
J3
Key = C
J4
Key = D
R1 100 R2 100 R3 100 R4 100
VCC
CA
U11
AB CDEFG
U10
7 1 2 6
3
VCC5
4 8
22
A B C D
~LT ~RBI
VCC 16 OA 13 OB 12 OC 11 OD 10 OE 9 OF 15 OG 14
~BI/RBO
GND
17 1290
29 30 31
32
74LS47N 译码显示电路
GND
GND
10
二、抢答器的设计与调试
P2M4 抢答器电路设计
做一做 项目：8路触发锁存电路功能仿真测试 项目编号：SZS2-1 设计指标： ① 8路开关输入； ② 稳定显示与输入开关编号相对应的数字1~8； ③ 输出具有唯一性和时序第一的特征； ④ 一轮抢答完成后通过解锁电路进行解锁，准备进入 下一轮抢答。
任务要求： ①绘制八人抢答器原理图或直接绘制仿真电路图； ②列出八人抢答器的元器件清单； ③对电路进行仿真调试；
4 8
22
U10
A B C D
~LT ~RBI
VCC 16 OA 13 OB 12 OC 11 OD 10 OE 9 OF 15 OG 14
~BI/RBO
GND
74LS47N
23
GND
GND
CA
U11
AB CDEFG
1179 20 29 30 31 32
GND
74LS04D
11
二、抢答器的设计与调试
与非门和非门后的反馈信号为高电平，作用于锁存器使能
端，使锁存器处于等待接受触发输入的状态；当任一开关
按下时，输出信号
中相应一路为低电平，则反馈信
号变为低电平，作用于锁存器使能端，使锁存器被封锁，
不再继续接受触发输入，输出保持在封锁前的状态。
6
二、抢答器的设计与调试
P2M4 抢答器电路设计
U3A
J1
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二、抢答器的设计与调试
输入端，还能用作输入信号的一个输入端以扩展电路功 能，合理的运用这些控制端能最大限度的发挥电路的潜 能。
3、灵活的运用中规模集成电路还可以设计出任何 其他逻辑功能的组合逻辑电路。
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二、抢答器的设计与调试
作业:设计报告
思考题： 1.若K1、K5同时按下，则输出会显示什么？为什么？ 2.若显示输出始终为4,则可能会是什么原因，试分析。 3.若输出始终为“9”，试分析可能出现的原因。 4.试阐述解锁电路的工作原理及锁存数据的工作过程。 5.若k5按下，则编码器的输出A、B、C、D的电平分别是多少？ 6.为什么在编码器74147之后要加74LS04反相器？ 7.若输出无显示，试分析可能产生的原因。（至少说出3个原因） 8.分别说出电阻R1、R2的作用。 9.CD4511的 BL 、LT 、LE的作用分别是什么？ 10.你在设计中遇到了哪些问题，是如何解决的。
VCC
5V
J9
Key = Space
R9
IN 非门输出信号
100
>=1
U4A
74LS32D
OUT 至锁存器使能端
解锁电路
8
二、抢答器的设计与调试
P2M4 抢答器电路设计
编码电路的设计 下图所示为编码电路。图中74LS147为二-十进制优先编 码器，当任意输入为低电平时，输出为相应输入编号的 8421BCD码的反码，再经非门后被转换为8421BCD码。
U2A
U1
HPRI/BCD
11 1
12 2
13 3
A9
14
B7
25
C6
36
D 14
47
58
10 9
74LS147N
74LS04N
U2B
74LS04N
U2C
74LS04N
U2D
74LS04N
编码电路
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二、抢答器的设计与调试
P2M4 抢答器电路设计
译码显示电路的设计 下图所示为译码显示电路。图中CD4511为显示译码驱动 器，LC5011为共阴极数码管。输入的8421BCD码经显 示译码后驱动数码管，显示相应的十进制数码。
IO1 IO2 IO3 IO4
VCC
5V
开关阵列电路
5
二、抢答器的设计与调试
P2M4 抢答器电路设计
触发锁存电路的设计
下图所示为4路触发锁存电路。图中，74LS373为8D锁
存器，74LS20为双-4输入与非门，74LS04为六-反相器。
开关阵列电路连接在锁存器
输入端，当所有开关均
未按下时，锁存器输出全为高电平， 的输出经4输入
3、解锁电路：一轮抢答完成后，应将触发器使能端强迫 置1或置0（根据芯片具体情况而定），解除触发锁存电路的封 锁，使锁存器重新处于等待接收状态，以便进行下一轮的抢答。
4、编码电路：将触发锁存电路输出端上产生的开关电平 信息转换为相应的8421BCD码。
5、显示电路：将编码电路输出的8421BCD码经显示译码 驱动器，转换为数码管所需的逻辑状态，驱动LED数码管显示 相应的十进制数码。