第二章逻辑门电路

（74LS系列每逻辑门功耗仅约2mW） 尖峰电流。)
(5) 抗外部干扰的能力弱。 ( 高、低电平差小，噪声容限小，仅0.2V )
32
2.7
MOS
S G D
CMOS反相器
G S B D
CGS
N+
S
CGC
G
D
CGD
N+
N+
SiO2
N+
CBS CBC
P
P
L B
CBD
B
W
NEMOS管的符号
N沟道增强型MOS管 (NEMOS)的结构示意
-2~ -1.5V : VIL
-2
VIH: -1.1~ -0.8V
o
-1 0
i
-1 VOH: -1~ -0.8V -2 VOL: -2~ -1.65V
31
ECL电路的主要性能特点：
(1) 工作速率快， tpd <1nS。
(由于内部管不饱和，没有存储时间， 电压变化幅度小)
(2) 带负载能力强，一般可扇出系数>10。 ( 由于射极输出。) (3) 对外的噪声干扰小。 ( 由于输出管工作于放大状态，不出现开关 (4) 器件功耗大，60～80mW。 ( 由于输出管处于放大状态 )
+V’CC
RL A
B
VCC
V’CC RL
A B
F=ABCD
VCC
&
A B
线与
F A BC D
&
CD
C
D
C D
OC与非门的线与
15
的输出端不可直接连接！
R2 R5 VCC VT4 R4
R1 VT1
A B C
VT3
如果 A、B、C使F1为高电平，
(VT4导通、VT5截止)
同时 D、E、F使F2为低电平，
IIS IIS 。 1.4mA。
VCC VB1 R1
IIS
vI /V
1.4V
-0.5
IIS
-1.0 -1.5 -2.0
1V
I IS
3K IIS
R1
VCC
vB1
VT2 R3
VO=VOH
VT5
&
IIS
11
或非门(或门) 输入端有多个并接时：
并接接地时， 每个输入端流出电流IIS
IIS
A A•B=A+B VCC
传导延迟
器件内的 电容效应
输出信号的 上升沿、下降沿变缓、滞后。 被理想化处理后，表现为输入 信号波形滞后延迟 tpd
输出不能产生对 输入脉冲的响应。
传输介质、 输出信号波形不变， 输出信号波形不变， 路径长度 是输入信号波形的tcd滞后延迟 。 是输入信号波形的 tcd滞后延迟。
tpd
7
器件的功率损耗
& A
B
+V’CC RL
A B
&
线与
F A BC D
C
D
& CD
+V’CC RL & &
RL
构成总线输出
：多个逻辑门分时段
&
1
总线负载
共用同一条输出线
20
2.5.6
三态门
VT3
三态门符号 +VCC
VT4 VT2
A B EN
&
EN
VT1
A B EN
D
A B EN
F
VT5
25
(2) 肖特基晶体三极管 关断时间toff 中的 ts (存储时间) 是基区多余存储电荷的消散时间，
双极型管
+VCC RC RB
+
为减小ts，应限制管饱和时的饱和深度 S 。
( S I Bm )
I BS
+
vI
–
vO
–
在输入低电平vIL使 T 截止时， DK也截止（DK不影响T的截止状态）。 在输入高电平vIH使 T 饱和时， DK导通，分流基极输入电流。 降低饱和深度。
数字电路与逻辑设计
第二章（2）
1
2.5.3 TTL逻辑门的动态特性
i
o
平均传输延迟时间 tpd
由于逻辑门内部晶体管存在着 电荷存储效应(电容效应)， 逻辑门对输入信号变化(边沿) 的响应不能立即完成。存在着 过渡过程，其过渡时间用 平均传输延迟时间 (tpd) 描述。
i o
1 2
Vim
1 2 om
A B EN
VT2
B EN
1
F
VT5
D
EN=低电平时使能：F
A B
A B C 1
EN=高电平时“不使能” 使输出端对地呈高阻。
什么功能？
三态门的应用:
A B EN C D &
构成总线输出的结构
当有多个逻辑门需要通过同一条输出线 (总线)向后级输出信号时，每个逻辑门 应该为三态门。 工作时，各逻辑门应分时向总线 送出信号，不可同时被使能。
1 • • • • • •
EN
总线
e
F
某门被使能输出时，其他门的 使能端应无效，使输出端呈高阻态。 如果多个门被同时使能， 会出现“ ”的情况。
后级
三态非门的一种符号
双向数据传输 ——
1 EN 数据 1 数据
EN=1，数据从左传向右“”。 EN=0，数据从右传向左“” 。
24
2.5.7 TTL电路的改进系列
DK
vI
T
IBm
为抗饱和三极管， 有着开关工作速度快的特点。
26
74S系列TTL与非门
27
（2）74LS系列（低功耗肖特基系列）
74AS系列：先进肖特基系列
74ALS系列：先进低功耗肖特基系列，
。
28
退出饱和
存储时间(ts)
TTL门电路内的晶体管在动态 工作时交替地工作在饱和、截止状态。 饱和时管内基区存储有多余电荷， 在管退出饱和时有着存储时间(ts) 的 A 过渡过程。
RL≥
1
VIH VIL
1
& &
iO1
VOH
V’CC – VOLmax IOLmax– m’IIS

RL不应过小!
vOL
1
与非门
m’IIS
2
&
2
IIS
VOL
或非门
m’ 个
VIL & n VOH IIS
≥1 m’ IIS
IIS可按恒流处理
19
OC门的应用：
线与 可提供高驱动电压， 大驱动电流。 V’CC
A B
AB
AB+CD
异或
C D
CD
AB+CD
AB•AB=AB+AB=AB
AB+CD
A B
AB
A B A B A B
B A
AB+ AB=AB
10
复习
多个入端并接短地时的输入端电流：
-0.5
iI /mA
0.5 1.0
2.0
IIH (<40A)
与非门（与门） 多个输入端并接地时， 流出总电流仍为IIS ，
20uS
vo

当输入信号脉宽
情况，输出vo 如图 。 当输入信号脉宽 情况，输出vo如图 。 当输入信号脉宽 情况，输出vo如图 。
tpd的
500KHz
tpd的 tpd的
tpd
1uS
1uS
150nS

脉宽 =200nS
5V

VCC
A B
A B
F
o
脉宽 =100nS

5V VOL VOH 4
PON+POFF 2
TTL： 10mW LSTTL： 2mW HC CMOS： 0.125mW ECL(100K)：40mW
P =VCC×I平均
8
2.5.4
其它类型的门电路
VCC R2
A•B ―线与”
B B B
R
A A A
A•B=A+B
A
A A+B
A+B
―线或”
B
B
A+B
A+B
或非门
9
与或非
AB•CD =AB+CD
V
t pd

(t pLH t pHL ) 2

i
tpLH
tpHL
理想化处理
o

tpd
tpd
tpd
tpd 和 逻辑器件的
传输延迟tpd取决于逻辑器件的电路结构和制造材料。
TTL门：9nS 、HC CMOS门：8~14 nS 、ECL(100K)门：0.75nS
输入信号vi的脉冲持续时间
&
F= A B
以ECL或非门为例
―
A B A B
Rc A+B VT5
B
VT1
A
VT3 VT4
(-1.2V)
A B
A+ B ―
F1=A+B
VT2
F2=A+B
VEE (-5V) 1
Re
30
ECL电路的传输特性
A B
B
Rc
A B
VT3 VT5
(-1.2V)
VT4
F1=A+B
A
VT1
VT2
F2=A+B
Re
VEE
(Enable)
EN=高电平时使能：F A B
EN=低电平时不使能： 输出端对地呈高阻
EN
高电平 低电平
D 截止 导通
VT2
A、B
VT3/4
VT5
F
A B
输出高电平
饱和/截止
截止
截止 同时
截止 高阻
三态： 输出低电平
输出端呈高阻
低电平使能
VT1
VT3
+VCC
VT4
A
A B
EN &
EN
B
R1
A B
VCC
VT4
A B
F
A B
A B
这使得TTL门的开关速率不足够快， 传输延迟tpd不足够小。
VT5
ECL门电路内的晶体管在工作时不进入饱和状态。
因而ECL门的开关工作速率快，tpd可小于0.1nS。
29
2.6
ECL逻辑门
ECL：Emitter Coupled Logic (发射极耦合逻辑)
S
MOS管内的电容分量
G CGS
RSS’
A A+B
IIS IIS IIS
B
B A+B
A+B
2IIS
≥1
或非门
n×IIS
12
多个输入端并接时的输入电流：
多个输入端 多个输入端
并接地(低电平)
并接高电平
&
与非门 (与门)
&
n×IIH
IIS
≥1
+
Vi≥VIH
≥1
或非门 (或门)
n×IIS
n×IIH
+
Hale Waihona Puke Baidu
Vi≥VIH
13
2.5.5
集电极开路逻辑门(OC门)
F1
(VT4截止、VT5饱和)
VT2 R3 VT5
则两门输出端间会出现
较大的电流。使：
VCC
R1 VT1
D E F
R2
VT3
R5 VT4
输出端的电平不定。 严重时会使门器件过流损坏 F2
R4
VT2 R3
VT5
非法线与
16
门输出端的直接连接：
普通逻辑门的输出端不可直接连接。直接连接会出现
―非法线与”的异常。 A B
OC门输出高电平vOH时：
vOH = V’CC-ICC•RL≥VOHmin ICC = nIOH+mIIH
+V’CC
RL≤
1
1
V’CC - VOHmin nIOH+mIIH
VIL
n个 OC门 输出端 “线与” VIL
1
& &
IOH IOH
RL ICC
vOH
nIOH
mIIH
RL不应过大
2
&
2
m个
VIL
IIH
& n
IOH
输入端
≥1 m’
VOH
18
IIH可按恒流处理。
OC
低电平 ：
OC门输出低电平vOL时：
iO1 = iCC+ m’IIS ≤ IOLmax=I灌流max
V’CC – VOLmax iCC= ≤ IOLmax– m’IIS RL
+V’CC
OC门输出低电平时， OC门的灌入电流 iO1 随RL的减小而增大。 RL iCC
集电极 开路
&
OC门符号
A B
F
OC与非门
OC门应用时 须外加上拉电阻 RL ，
V’CC RL
v
O
VCC V’CC
&
RL
A B OC与非门 vo
状态 输出高电平 输出低电平
管T5 截止 饱和
vO
V’CC VCE(sat)5
F=AB
OC门可以实现 “线与”
由于OC门输出端的集电极 呈开路，可通过共用上拉电阻 实现“线与”。
i ( 2SC2222
1N4148 )
交流噪声容限
vi vi vo
tpd tpd 幅度
&
F=A B
vo
)，
当输入脉冲宽度接近门的tpd时( 门不能完成对输入的响应。
vi vo
tpd tpd (交流
噪声容限)
静态噪声容限
5
传导延迟 —— 信号的另一种延迟
产生传输延迟 tpd 的原因是器件内的电容效应。 电信号在介质中传导一定距离后，也会出现时间延迟。 称这种延迟为传导延迟( tcd )。
传导延迟取决于传输系统(器件)的信号传导介质和传导距离。
传输系统(器件)
vi
vi vo tcd
tcd
vo
与传输延迟tpd不同， 即使输入脉冲宽度窄于 系统的传导延迟tcd， 经tcd时间后，输入信号
vi仍无失真地传导到输 出端为vo 。
传输延迟tpd
传输延迟
延迟
传输 延迟 (tpd) 传导 延迟 (tcd)
1 1
×
特例情况： A
1 1
F=A

A、B两个电平不同时， 输出电平不等(一高一低)， 会致使输出逻辑电平不定 或损坏器件。
。 不会出现输出一高 一低电平的情况。
17
上拉电阻 RL 的选取：
OC门输出高电平时， 每个OC门内的 输出管VT5 截止。 IOH为VT5的 穿透电流(ICEO) 。 IOH可按恒流处理。
静态
VOH
0
+VCC
iCC
&
R1
R2
R5 VT3
VCC
VT1
A B C
VT4
R4
VT2
R3
vo
t VOL
0
vo
t
v
vo
i
VT5
动态
iCC
IOFF
0
iCC
t ION
0
vo
t
0
t iCC t
0
POFF=VCC×IOFF
PON=VCC×ION
表2.8.1(p63)给出几类 逻辑门的空载静态功耗：
I平均
P=
1. 74S系列(肖特基系列)
(1) 肖特基
二极管 (SBD)
金属、半导体接触面形成 势垒层。 (空间电荷区)
势垒层有着单向导电性。
N
( Scottky Barrier Diode )
肖特基二极管内只有自由电子一种载流子 ， 没有空穴。正向导通时没有非平衡存储电荷， 相当于没有扩散电容，因而其高频、高速工作 的性能优于普通二极管。 肖特基二极管的正向阈值电压较低， 约为0.3～0.4V 。
vi vi vo
tpd tpd
vo
应大于tpd ，输出信号vo才能 完成响应。 如输入脉宽小于tpd ，则输出vo 不能产生完整响应，vo会保持 在原电平上基本不变。
(对称方波)
fmax=1/(2tpd)
fmax ：
3
传输延迟的仿真
由仿真知, 门延迟 tpd 150nS. 见
vi
25KHz
20uS