晶圆级封装全解
晶圆级封装产业
晶圆级封装产业(WLP)晶圆级封装产业(WLP),晶圆级封装产业(WLP)是什么意思一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。
而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。
WLP一、晶圆级封装(Wafer Level Packaging)简介晶圆级封装(WLP，Wafer Level Package) 的一般定义为直接在晶圆上进行大多数或是全部的封装测试程序，之后再进行切割(singulation)制成单颗组件。
而重新分配(redistribution)与凸块(bumping)技术为其I/O绕线的一般选择。
WLP封装具有较小封装尺寸(CSP)与较佳电性表现的优势，目前多用于低脚数消费性IC的封装应用(轻薄短小)。
晶圆级封装(WLP)简介常见的WLP封装绕线方式如下：1. Redistribution (Thin film), 2. Encapsulated Glass substrate, 3. Goldstud/Copper post, 4. Flex Tape等。
此外，传统的WLP封装多采用Fan-in 型态，但是伴随IC信号输出pin 数目增加，对ball pitch的要求趋于严格，加上部分组件对于封装后尺寸以及信号输出脚位位置的调整需求，因此变化衍生出Fan-out 与Fan-in + Fan-out 等各式新型WLP封装型态，其制程概念甚至跳脱传统WLP封装，目前德商英飞凌与台商育霈均已经发展相关技术。
二、WLP的主要应用领域整体而言，WLP的主要应用范围为Analog IC(累比IC)、PA/RF(手机放大器与前端模块)与CIS(CMOS Ima ge Sensor)等各式半导体产品，其需求主要来自于可携式产品(iPod, iPhone)对轻薄短小的特性需求，而部分NOR Flash/SRAM也采用WLP封装。
晶圆级芯片规模封装——微型表面贴装元器件
晶圆级芯片规模封装——微型表面贴装元器件1 引言芯片规模封装（CSP）已改变了集成电路的设计和制造技术，较早的CSP类型与传统封装形式相同，也就是说，将晶圆片上芯片分离后，应用后端工艺进行封装，此传统工艺方法虽然使用后端设施运作良好，但是不能转变为最节省成本的封装方案。
近来已出现较新的趋势，就是驱使封装向芯片尺寸方向的微缩，封装在切片之前直接在晶圆片上进行。
微型表面贴装元器件（microSMD）是晶圆级芯片规模/尺寸封装（CSP），通常把CSP确定为封装的外部尺寸小于或等于内部芯片尺寸的120%以内，微型SMD主要优点在于，该封装是采用晶圆形式装配的，适合于标准表面贴装的加工工艺，最适合于下一代更快、更小，更轻和更节省成本的产品，主要优点为：（1）采用倒装片凸点形成技术--比引线键合的互连技术更快；（2）无需下填充物材料--客户组装循环时间与成本更低；（3）每个I/O最小的脚印--显著的印刷电路板（PCB）成本节省；（4）能够实现的标准表面贴装技术--无需新设备，用户成本更低；（5）节省成本的晶圆级制造技术--卖方循环时间与成本更低；（6）0.5mm节距下互连设计--适合于别的CSP标准，虽然较严格的节距是可行的，但是这样的设计会转变为更昂贵的细节距板技术，并形成对专用细节距组装和检查设备的需求。
2 封装结构微型SMD 8 I/O封装如图1所示，此结构形式提供了商业方面用于8 I/O封装的最小脚印，形成了优于等体积8-线MSOP（微小型封装，目前最小的传统表面贴装8I/O封装）6倍的不动产成本节省费用。
MSOP与微型SMD封装的比较（见图2）与其他封装的I/O密度比较（见图3）。
在质量方面，微型SMD为4mg，大约是8I/O MSOP（27mg）质量的1/7，8 I/O 微型SMD为1.45mm×1.45mm，厚度近似于0.9mm，硅片背部采用防护密封剂保护层，此涂层起着双重作用，即：在划片阶段防止硅碎片及较清晰的激光打印特征。
晶圆级扇出型封装工艺详解
扇出型晶圆级封装技术采取在芯片尺寸以外的区域做I/O接点的布线设计，提高I/O接点数量。
采用RDL工艺让芯片可以使用的布线区域增加，充分利用到芯片的有效面积，达到降低成本的目的。
扇出型封装技术完成芯片锡球连接后，不需要使用封装载板便可直接焊接在印刷线路板上，这样可以缩短信号传输距离，提高电学性能。
扇出型晶圆级封装技术的优势在于能够利用高密度布线制造工艺，形成功率损耗更低、功能性更强的芯片封装结构，让系统级封装（System in a Package, SiP）和3D芯片封装更愿意采用扇出型晶圆级封装工艺。
第一代FOWLP技术是由德国英飞凌（Infineon）开发的嵌入式晶圆级球栅阵列（Embedded Wafer Level Ball Grid Array, eWLB）技术（见图1），随后出现了台积电（TSMC）的整合式扇出型晶圆级封装（Integrated Fan-Out Package, InFO）技术和飞思卡尔（Freescale）的重分布芯片封装（Redistributed Chip Package, RCP）技术等。
由于其成本相对较低，功能性强大，所以逐步被市场接受，例如苹果公司（Apple）已经在A12处理器采用扇出型封装进行量产。
同时其不仅在无线领域发展迅速，现在也正渗透进汽车和医疗应用，相信未来我们生活中的大部分设备都会采用扇出型晶圆级封装工艺。
图1 英飞凌eWLB工艺技术示例图传统的封装技术如倒装封装、引线键合等，其信号互连线的形式包括引线、通孔、锡球等复杂的互连结构。
这些复杂的互连结构会影响芯片信号传输的性能。
在扇出型封装中（见图2），根据重布线的工序顺序，主要分为先芯片（Chip first）和后芯片（Chip last）两种工艺，根据芯片的放置方式，主要分为面朝上（Face up）和面朝下（Face down）两种工艺，综合上述四种工艺，封装厂根据操作的便利性，综合出以下三种组合工艺，分别是面朝上的先芯片处理（Chip first-face up）、面朝下的先芯片处理（Chip first-face down）和面朝下的后芯片处理（Chip last-face down）。
什么是晶圆级芯片封装WLCSP
什么是晶圆级芯片封装WLCSP
随着移动电子产品趋向轻巧、多功能、低功耗发展，为了在更小的封装面积下容纳更多的引脚数，因而发展出晶圆级芯片封装WLCSP。
它具备更多的功能集成、在体积、成本和性能方面更具优势，可以应用在移动电话、蓝牙
产品、医疗设备、射频收发器、电源管理单元、音频放大器和GPS模块使用。
什幺是晶圆级芯片封装WLCSP呢？
大家可能比较熟悉BGA，CSP就是小型的BGA，外形和球间距比BGA 小，球间距小于0.8毫米的BGA称为CSP，或者封装面积和里面芯片的面积之比小于1.2。
至于WLCSP，就是晶圆级CSP，即是大型的倒装晶片，中间没有载体，
焊球直接植于硅基材上，一般焊球间距为0.4至0.8毫米间。
由于晶圆级芯片封装的密间距，其敏感度远远超过BGA。
那幺，在组装晶圆级芯片封装这种具有焊球直径小、焊球间距小、外形尺。
晶圆级封装(WLP)方案(一)
晶圆级封装（WLP）方案一、实施背景随着微电子产业的快速发展，封装技术正面临着严峻的挑战。
传统的封装技术由于尺寸大、电性能和热性能较差等问题，已经难以满足高性能集成电路的封装需求。
而晶圆级封装（WLP）技术的出现，为产业结构的改革提供了新的解决方案。
二、工作原理晶圆级封装（WLP）是一种将集成电路直接封装在晶圆片上的技术。
它通过在晶圆片上制造出多个集成电路，然后通过切割和封装，将这些集成电路分别封装在独立的封装体中。
具体来说，WLP技术首先在晶圆片上制造出多个集成电路，这些集成电路可以是数字电路、模拟电路、混合信号电路等。
然后，使用切割机将晶圆片切割成单个集成电路，再将这些集成电路分别封装在独立的封装体中。
三、实施计划步骤1.设备采购：需要采购制造集成电路所需的设备，如光刻机、刻蚀机、薄膜沉积设备等。
2.工艺研发：需要研发适合WLP技术的制造工艺，包括光刻工艺、刻蚀工艺、薄膜沉积工艺等。
3.样品制作：在研发阶段，需要制作样品以验证工艺的可行性。
4.测试与验证：对制作的样品进行测试和验证，确保其性能符合要求。
5.批量生产：当样品测试通过后，可以开始批量生产。
四、适用范围WLP技术适用于各种高性能集成电路的封装，如CPU、GPU、FPGA等。
它具有以下优点：1.体积小：由于WLP技术将集成电路直接封装在晶圆片上，因此可以大大减小封装体积。
2.电性能和热性能优异：WLP技术可以提供更好的电性能和热性能，从而提高集成电路的性能和可靠性。
3.制造成本低：由于WLP技术可以在晶圆片上制造多个集成电路，因此可以分摊制造成本，降低单个集成电路的制造成本。
4.可扩展性强：WLP技术可以轻松扩展到更大的晶圆尺寸和更高的产量。
五、创新要点1.制造工艺的创新：WLP技术需要研发适合其特点的制造工艺，包括光刻工艺、刻蚀工艺、薄膜沉积工艺等。
2.封装技术的创新：WLP技术需要开发新的封装技术，以实现集成电路的高性能、小型化和可靠性。
浅析扇出型晶圆级封装(FOWLP)
总第274期）Feb 援2019问:FOWLP 是一种创新的技术，它有哪些关键优势？答:扇出型晶圆级封装(FOWLP)的一大关键优势在于其高产出流程使得它的拥有成本降低。
通过使用重分布层(RDL)和利用环氧树脂成型化合物的重组晶圆，无需使用中介层或硅通孔(TSV)，即可实现外形尺寸更小且更快速的芯片封装的异构集成。
相对于其他传统的封装类型，先进的FOWLP 方案适用于需要更多次输入/输出(I/O)和更短互连的各种设备类型。
问:Brewer Science 的临时晶圆键合系统是专为超薄晶圆处理而设计，临时晶圆键合系统是怎样实现的？答:为了支持超薄晶圆处理，需要设计良好的材料系统。
新型BrewerBOND 双层材料解决的一些关键挑战包括：应力管理（由热循环、热膨胀系数[CTE]不匹配、磨削、沉淀处理等所造成）、耐化学性（即：光刻工艺、金属蚀刻和一般性清洁湿式化学制程）、在需要设备极薄(≤30μm)的下游处理过程中始终不存在材料移动情况。
问:各个代工厂都有其独特的FOWLP 技术：如TSMC 有InFO FOWLP ，而三星致力于研发FOPLP ，这两种技术有何区别？Brewer Science 可对两种封装技术都支持吗？答:该行业不存在标准化的设计和工艺，因为每个客户的个性特征即是他们的竞争优势所在。
台湾积体电路制造股份有限公司(TSMC)的集成扇出型(InFO)设计在传统的晶圆尺寸(300mm)上实现了高密度芯片封装，而三星则利用扇出型面板级加工(FOPLP)，在降低成本的基础上实现高密度芯片封装。
TSMC 的InFO 设计由重分布层(RDL)铜金属层、由10nm 晶圆制造（在其路线图中为7nm ）加工的菊花链芯片以及2μm L/S 的逻辑和封装I/O 组成。
而三星的FOPLP 则在没有印刷电路板(PCB)的情况下，允许在10μm L/S （在其路线图中为5μm 和2μm ）的500mm ×400mm 面板上使用10nm FinFET 技术。
晶圆级封装Bump制造工艺关键点解析
1.引言射频前端（RFFE，Radio Frequency Front-End）模组国内外手机终端中广泛应用。
它将功率放大器（PA，Power Amplifier）、开关（Switch）、低噪声放大器LNA（Low Noise Amplifier）、滤波器（Filter）、无源器件等集成为一个模组，从而提高性能，并减小封装体积。
然而，受限于国外专利以及设计水平等因素，国产滤波器的份额相当低。
在模块集成化的趋势下，国内射频巨头在布局和生产滤波器。
声学滤波器可分为声表面滤波器和体声波滤波器，其中声表面滤波器可根据适用的频率细分为SAW、TC-SAW和IHP-SAW。
体声波滤波器适用于较高的频段，可细分为BAW、FBAR、XBAR等。
无论是SAW（Surface Acoustic Wave filter）还是BAW（Bulk Acoustic Wave Filter），均是在晶圆级封测后以倒装芯片的工艺贴装在模组上。
在晶圆级封装工艺中，Bump制造是相当重要的一道工序，因此本文将浅谈滤波器晶圆级封装（Wafer Level package）中Bump制造的关键点。
2.SAW现状当前业内常见的几种SAW filter Wafer Bumping工艺如下：1）、通过打线工艺在晶圆的UBM（Under Bump Metal）上植金球。
2）、通过钢网印刷工艺在UBM上印刷锡膏，再经过回流焊成球。
3）、先在晶圆的UBM上印刷助焊剂，将锡球放到UBM上，再经过回流焊完成植球。
3.植球工艺本文重点介绍第二种工艺。
通过对印刷锡膏方案的剖析发现，在Bumping工艺中Bump的高度和共面度（同一颗芯片上Bump高度最大值最小值之差，差值越低越好）是最重要的关键指标（如图1.1、图1.2）。
下面从钢网的工艺和设计、锡膏的特性等方面进行分析。
4.钢网印刷钢网印刷的目的是使锡膏材料通过特定的图案孔沉积到正确的位置上。
首先，将锡膏放到钢网上，再用刮刀使其通过钢网开孔沉积到焊盘上。
什么是晶圆级芯片封装WLCSP
什么是晶圆级芯片封装WLCSP
随着移动电子产品趋向轻巧、多功能、低功耗发展，为了在更小的封装面积下容纳更多的引脚数，因而发展出晶圆级芯片封装WLCSP。
它具备更多的功能集成、在体积、成本和性能方面更具优势，可以应用在移动电话、蓝牙产品、医疗设备、射频收发器、电源管理单元、音频放大器和GPS模块使用。
什么是晶圆级芯片封装WLCSP呢？
大家可能比较熟悉BGA，CSP就是小型的BGA，外形和球间距比BGA小，球间距小于0.8毫米的BGA称为CSP，或者封装面积和里面芯片的面积之比小于1.2。
至于WLCSP，就是晶圆级CSP，即是大型的倒装晶片，中间没有载体，焊球直接植于硅基材上，一般焊球间距为0.4至0.8毫米间。
由于晶圆级芯片封装的密间距，其敏感度远远超过BGA。
那么，在组装晶圆级芯片封装这种具有焊球直径小、焊球间距小、外形尺寸小的元器件特征时，厂家要注意什么呢？环球仪器提出了什么解决方案呢？
晶圆级芯片封装的装配流程
目前有两种工艺，一种是锡膏装配，但为了避免“桥连”或“少锡”缺陷，环球仪器建议采用助焊剂浸蘸的方法进行组装。
工艺流程：
拾取晶圆级芯片封装
浸蘸助焊剂
贴装晶圆级芯片封装
回流焊接
底部填充(如有需要)
在这里先集中讨论浸蘸助焊剂流程，环球仪器建议采用助焊剂薄膜浸蘸方式，即在元器件贴装前浸蘸一定厚度的助焊剂薄膜，使每个焊球上附着一定量的助焊剂。
采用助焊剂薄膜浸蘸的两大优点：。
扇出型晶圆级封装技术国内外对比
扇出型晶圆级封装技术国内外对比
扇出型晶圆级封装技术（Fan-Out Wafer Level Packaging，FOWLP）是一种先进的封装技术，它将多个芯片集成在一个封装体内，以提高系统的性能和可靠性。
这种技术特别适用于便携式消费电子领域，如智能手机、平板电脑等。
在国内外对比方面，扇出型晶圆级封装技术的发展都呈现出蓬勃的态势。
国内方面，随着半导体产业的快速发展，一些企业如中芯长电、盛合晶微等已经开始投入研发和生产扇出型晶圆级封装技术。
其中，盛合晶微在2022年8月份正式投产了RDL重布线扇出型晶圆级封装产线，这标志着在国内率先成功实现以晶圆级扇出封装代替传统的基板封装。
与此同时，国外在扇出型晶圆级封装技术方面也取得了显著的进展。
例如，Amkor和日月光（ASE）等封测代工厂已经能够提供封装尺寸为1×1mm～12×12mm的扇出封装技术，并正在研发更大尺寸的封装技术。
此外，一些国际知名的半导体企业如英飞凌（Infineon）、高通等也在积极投入研发和生产扇出型晶圆级封装技术。
在技术方面，国内外都面临着一些挑战。
例如，封装厚度的减薄、异质材料间热膨胀系数（CTE）失配导致的晶圆翘曲（Warpage）、加热冷却、晶圆模塑化合物膨胀收缩导致芯片偏移（Die shift）以及多道制程累积的残余应力导致材料间界面分层甚至破裂等问题都需要解决。
此外，焊点实现芯片和PCB板互连是整个封装结构中最关键、薄弱的地方，也是技术研发的重点之一。
总体来说，国内外在扇出型晶圆级封装技术方面都取得了显著的进展，但仍需要不断研发和创新来克服技术挑战和提高封装性能。
晶圆级芯片封装技术(WL-CSP)电子教案
总结
• 在IC工艺线上完成的WL-CSP样品, 只是增加了重 布线和凸点制作两道工序, 并使用了两层BCB或PI 作为介质层和保护层, 整套工艺与IC芯片的制作技 术完全兼容, 所以它在成本、质量方面明显优于其 它CSP的制作工艺。
• WL-CSP工艺的倒装焊技术, 将芯片正面(有源区) 面向管座衬底作压焊焊接, 可充分发挥出超大规模 集成电路的高性能和新品质, 它不存在较大的电感、 电容和其它不希望有的特性。
晶圆级芯片封装技术（WL-CSP)
• 一、晶圆级芯片封装的定义 • 二、晶圆级芯片封装工艺 • 三、晶圆级芯片封装的可靠性
晶圆级芯片封装的定义
• 根据定义，晶圆级芯片封装就是芯片 尺寸的封装，其尺寸与芯片原尺寸相 同。基本概念是，在制造后，通常在 测试之前，马上取出晶片，再增加一 些步骤(金属和电介质层)产生一种结构， 就可将产品组装到电路板上。
• WL-CSP是在圆片前道工序完成后, 直接对圆片
利用半导体工艺进行后道工序, 再切割分离成单个 器件。因此, 采用WL-CSP能使产品直接从制造商 转入用户手中作全面测试。该项技术不但适应于 现有的标准表面贴装技术(SMT)设备, 而且也解决 了优质芯片问题。
• 圆片级器件和SMT进行大批量封装WL-CSP的封 装效率可达90%以上.
• 在所有的薄膜应用中最好采用聚合物，是由于 其非常低的介电常数和最小的损耗角正切值。
• 与干蚀刻材料相比，采用光敏聚合物， 要求更少的工艺处理步骤（可进行光刻） ，因此节省成本。
焊料凸点制作工艺
• 焊点制作可采用蒸发法、化学镀法、电镀 法、置球法和和焊膏模板印制法等。目前 仍以电镀法用得较多,该法2002年约占所有 焊料凸点制作法的70%（含金焊点制作）, 其次是蒸发法（高铅）,约占22.5%, 再者为 焊膏模板印制法, 约占5.5%。但因焊膏模板 印制法制作焊料凸点比较简便, 自动化程度 较高, 成本也较低, 故该法将会被较多地采 用。
先进封装技术完整版
先进封装技术目录：1.BGA技术2.CSP封装技术1倒装焊技术1晶圆级封装技术(WLP) 13D封装技术1SiP1柔性电子2.CSP封装技术WB －CSP 剖面示意图和外形图CSP•什么是CSP?─CSP--Chip Scale (Size) Package ─封装外壳的尺寸不超过裸芯片尺寸1.2倍(JEDEC 等共同制定的标准)─按互连方式，CSP 可分为WB 和FC 两种─缺乏标准化─引脚间距: 1.0, 0.75, 0.5mm 1.有效减小封装厚度和面积，利于提高组装密度2.有效降低电容、电感的寄生效应，大幅提高电性能3. 可利用原有的表面安装设备和材料4.散热性能优良特点:•结构特征─在IC的引出焊区的基础上,将引脚再分布(redistribution)─结构主要包括IC芯片, 互连层,保护层及焊球(凸点)刚性基板CSP引线框架式CSP焊区阵列式CSP2. CSP封装技术– 微小模塑封型CSP•微小模塑封型CSP①结构①结构②工艺再布线工艺流程•几种CSP互连的比较•CSP技术的应用情况•CSP发展仍需解决的问题：– 产品标准化问题– 二次布线技术– 封装材料– 组装CSP产品的印制电路板问题– 成本控制3. 倒装焊技术4. 晶圆级封装(Wafer level packaging)4.晶圆级封装•定义在通常制作IC芯片的Al焊区完成后，继续完成CSP的封装制作，称之为晶圆级CSP（WLCSP),又称作晶圆级封装。
它是一种以BGA技术为基础，是一种经过改进和提高的CSP，综合了BGA、CSP的技术优势。
•WLP 的主要技术种类•工艺5. 3D封装技术5. 3D封装技术• 3D封装的基本概念3D封装技术又称立体封装技术。
与传统封装技术相比，在原有基础上向Z方向即向空间发展的微电子封装高密度化。
• 3D封装技术的特点：– 更有效的利用基板，提高硅效率– 通过更短的互联获得更高的电性能– 有效降低系统成本•3D封装的主要类型：─ 芯片堆叠封装（Die stacking)以芯片叠层为特色，在单一封装衬底上叠加上两层或者多层芯片Samsung公司 6－Die 叠层封装芯片–封装体堆叠（Package stacking)在其内部经过完整测试的封装被堆叠到另一个经过完整测试的封装上部–晶圆级堆叠(Wafer-level stacking)3-D晶圆堆叠是通过对具有特殊功能的完整晶圆的生产达到的，这些晶圆垂直互连。
一文看懂半导体制造工艺中的封装技术
一文看懂半导体制造工艺中的封装技术共读好书半导体制造工艺流程半导体制造的工艺过程由晶圆制造（Wafer Fabr ication）、晶圆测试（wafer Probe/Sorting)、芯片封装（Assemble）、测试（T est）以及后期的成品（Finish Goods）入库所组成。
半导体器件制作工艺分为前道和后道工序，晶圆制造和测试被称为前道（Front End）工序，而芯片的封装、测试及成品入库则被称为后道（Back End）工序，前道和后道一般在不同的工厂分开处理。
前道工序是从整块硅圆片入手经多次重复的制膜、氧化、扩散，包括照相制版和光刻等工序，制成三极管、集成电路等半导体元件及电极等，开发材料的电子功能，以实现所要求的元器件特性。
后道工序是从由硅圆片分切好的一个一个的芯片入手，进行装片、固定、键合联接、塑料灌封、引出接线端子、按印检查等工序，完成作为器件、部件的封装体，以确保元器件的可靠性，并便于与外电路联接。
半导体制造工艺和流程晶圆制造晶圆制造主要是在晶圆上制作电路与镶嵌电子元件（如电晶体、电容、逻辑闸等），是所需技术最复杂且资金投入最多的过程。
以微处理器为例，其所需处理步骤可达数百道，而且所需加工机器先进且昂贵。
虽然详细的处理程序是随着产品种类和使用技术的变化而不断变化，但其基本处理步骤通常是晶圆先经过适当的清洗之后，接着进行氧化及沉积处理，最后进行微影、蚀刻及离子植入等反复步骤，最终完成晶圆上电路的加工与制作。
晶圆测试晶圆经过划片工艺后，表面上会形成一道一道小格，每个小格就是一个晶片或晶粒（Die），即一个独立的集成电路。
在一般情况下，一个晶圆上制作的晶片具有相同的规格，但是也有可能在同一个晶圆上制作规格等级不同的晶片。
晶圆测试要完成两个工作：一是对每一个晶片进行验收测试，通过针测仪器（Probe）检测每个晶片是否合格，不合格的晶片会被标上记号，以便在切割晶圆的时候将不合格晶片筛选出来；二是对每个晶片进行电气特性（如功率等）检测和分组，并作相应的区分标记。
晶圆级封装(WLP)方案(二)
晶圆级封装（WLP）方案一、实施背景随着微电子行业的快速发展，传统的封装技术已经无法满足市场对高性能、高集成、低成本及更快上市时间的需求。
在此背景下，晶圆级封装（Wafer Level Packaging，WLP）技术应运而生，成为微电子行业未来的重要发展方向。
WLP技术在提高封装密度、降低成本、缩短上市时间等方面具有显著优势，对于推动产业结构改革具有重大意义。
二、工作原理晶圆级封装（WLP）是一种将集成电路裸芯片直接封装在晶圆上的一种技术。
它利用先进的薄膜制造和晶圆加工技术，将芯片与晶圆相结合，形成一个完整的封装体。
WLP技术具有以下特点：1.高集成度：WLP技术可将多个裸芯片集成在一个封装体内，实现更高的集成度。
2.低成本：WLP技术简化了封装流程，减少了封装材料和加工成本，实现了更低的成本。
3.快速上市：WLP技术缩短了封装周期，提高了生产效率，从而加快了产品上市时间。
三、实施计划步骤1.需求分析：对市场需求进行调研，明确WLP技术的应用领域和市场需求。
2.技术研发：开展WLP技术研发，掌握核心技术，提升自主创新能力。
3.设备采购：根据技术研发需求，采购必要的设备和材料。
4.样品制作：制作WLP样品，对样品进行检测和验证。
5.批量生产：根据市场需求，进行批量生产。
6.市场推广：开展市场推广活动，扩大WLP技术的市场份额。
四、适用范围WLP技术适用于以下领域：1.通信：WLP技术可用于制造高频、高速的通信芯片，如5G通信、光通信等。
2.汽车：WLP技术可用于制造高可靠性的汽车电子器件，如发动机控制芯片、安全气囊控制芯片等。
3.医疗：WLP技术可用于制造高精度的医疗电子设备，如监护仪、超声等。
4.消费电子：WLP技术可用于制造小型、高性能的消费电子产品，如手机、平板电脑等。
五、创新要点1.技术创新：WLP技术是一种先进的封装技术，需要掌握核心技术，不断提升自主创新能力。
2.模式创新：WLP技术改变了传统的封装模式，实现了更高效、更低成本的生产模式。
晶圆级芯片规模封装
晶圆级芯片规模封装1.引言1.1 概述晶圆级芯片规模封装技术是现代微电子产业快速发展和集成电路封装技术进步的重要推动力之一。
它是将芯片和尺寸较大的电子元器件集成到一个整体封装中，使其更加紧凑和高效。
在晶圆级芯片规模封装中，同时实现了芯片封装和尺寸较大部件的集成，为芯片提供了更好的保护，提高了产品的可靠性和性能。
随着科技的进步和市场需求的不断变化，人们对晶圆级芯片规模封装技术的要求也越来越高。
在晶圆级芯片规模封装领域，主要有几个核心关键技术。
首先是多芯片系统封装技术，即在一个封装中集成多个芯片。
这种技术可以提高系统的整体性能，并减小产品的尺寸和重量。
其次是高速射频封装技术，用于处理高频信号的传输和射频电路的保护。
这种技术在通信和无线网络等领域具有广泛的应用前景。
另外，晶圆级芯片规模封装还需要考虑封装材料的选择和优化，以及封装工艺的开发和改进。
晶圆级芯片规模封装技术不仅在电子产品中得到广泛应用，而且在汽车电子、工业控制和医疗设备等领域也有重要的地位。
封装技术的不断创新和进步，推动了集成电路的发展和应用范围的扩大。
未来，随着芯片尺寸的不断缩小和多功能芯片的需求增加，晶圆级芯片规模封装技术将迎来更多的挑战和机遇。
在本文中，我们将探讨晶圆级芯片规模封装技术的发展现状和趋势，介绍相关的关键技术和应用领域，并展望未来的发展方向。
通过对晶圆级芯片规模封装技术的深入了解和研究，我们可以更好地把握行业的动态，为我国微电子产业的发展做出贡献。
1.2 文章结构文章结构部分的内容可以包括以下内容：文章结构部分主要介绍了本篇文章的整体结构，以帮助读者更好地理解和阅读文章内容。
具体内容如下：本文主要从以下几个方面展开讨论：引言、正文和结论。
1. 引言部分：引言部分将对晶圆级芯片规模封装进行概述，介绍其背景和基本概念，以便读者能够了解文章的研究对象和背景知识。
同时，还会对文章的整体结构进行简要介绍，以便读者大致了解文章的组织和内容安排。
芯片的封装方式
芯片的封装方式
芯片的封装方式是将芯片封装在一个外壳中，以保护它们免受机械损伤和环境影响。
芯片封装主要分为三种方式：
1.晶圆级封装
晶圆级封装是将芯片直接封装在硅晶圆上，然后用薄膜或电路板连接芯片和外部世界。
它具有高密度、高可靠性和低成本的优势，但也存在一些限制，例如芯片尺寸和工艺复杂性。
2.插件式封装
插件式封装是将芯片封装在一个插座中，然后插入到电路板上。
它具有易于维护和升级的优势，但也存在插头耐久性和连接失效等问题。
3.表面贴装封装
表面贴装封装是将芯片封装在一个扁平的塑料或陶瓷外壳中，然后通过焊接连接到电路板的表面。
它具有较高的集成度和良好的电磁兼容性，但也存在热量散发和机械强度等问题。
不同的封装方式适用于不同的应用场景和芯片类型。
因此，在选择芯片时，需要考虑封装方式的影响。
- 1 -。
晶圆级封装全解
WLP 在3D 叠层封装中的应用
TSV一般采用Cu 填充。由 于Cu 和Si 的热膨胀系数不 同，TSV 在热循环过程中 存在着热机械可靠性问题。 高密度的TSV，要进行通 孔的完全填充；中等密度 的TSV，为提高可靠性、 节省工艺时间和降低成本， 不采用铜的完全填充，而 是用电化学沉积电镀薄层 铜衬里以保证电学连接， 剩余的部分则采用聚合物 填充。
封装加工效率高，它以圆片形式的批量生产工艺进行制造； 具有倒装芯片封装的优点，即轻、薄、短、小； 圆片级封装生产设施费用低，可充分利用圆片的制造设备，无须投资 另建封装生产线； 圆片级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提 高设计效率，减少设计费用； 圆片级封装从芯片制造、封装到产品发往用户的整个过程中，中间环 节大大减少，周期缩短很多，这必将导致成本的降低； 圆片级封装的成本与每个圆片上的芯片数量密切相关，圆片上的芯片 数越多，圆片级封装的成本也越低。圆片级封装是尺寸最小的低成本 封装。
所示为典型的晶圆凸点制作 的工艺流程。 首先在晶圆上完成UBM 层 的制作。然后沉积厚胶并曝 光，为电镀焊料形成模板。 电镀之后，将光刻胶去除并 刻蚀掉暴露出来的UBM 层。 最后一部工艺是再流，形成 焊料球。
电镀技术可以实现很窄的凸点节 距并维持高产率。并且该项技术 应用范围也很广，可以制作不同 尺寸、节距和几何形状的凸点， 电镀技术已经越来越广泛地在晶 圆凸点制作中被采用，成为最具 实用价值的方案。
凸点制作技术
凸点制作是圆片级封装工艺过 程的关键工序,它是在晶圆片的 压焊区铝电极上形成凸点。圆片 级封装凸点制作工艺常用的方法 有多种, 每种方法都各有其优缺 点, 适用于不同的工艺要求。要 使圆片级封装技术得到更广泛的 应用, 选择合适的凸点制作工艺 极为重要。在晶圆凸点制作中， 金属沉积占到全部成本的50%以 上。晶圆凸点制作中最为常见的 金属沉积步骤是凸点下金属化层 （ UBM）的沉积和凸点本身的 沉积，一般通过电镀工艺实现。
晶圆级封装（Fan
晶圆级封装（Fan便携式及手持电子设备的小型化，激发了传统BGA和CSP封装往更小尺寸的发展趋势。
芯片级封装（Chip Scale Package，CSP），是芯片面积与封装面积之比接近1:1的一种封装形式，而晶圆级封装（Wafer Level Package，WLP)，可以认为是一种经过改进和提高的CSP，广泛应用于智能手机、可穿戴设备等领域的集成电路，如功率放大器、电源模块、射频滤波器、存储器及逻辑电路等。
晶圆级封装，以晶圆片为加工对象，在晶圆片上同时对多个芯片进行全部的封装及测试，最后再切割成单个器件，使用时直接贴装到基板或印刷电路板上。
由于晶圆级封装的封装尺寸与基板或印制电路板上安装面积相同，所以WLP通常被认为是集成电路封装的最终形式，10mm2的芯片，如采用典型的QFP扁平封装占据约900mm2的安装面积，载带自动焊封装（Tape Automated Bonding，TAB是将芯片组装在金属化柔性高分子聚合物载带上的封装技术）、板上芯片封装（Chip On Board，COB是将晶圆直接安装到印制电路板，然后用键合丝实现互联，再用有机材料涂覆到晶圆上完成后期封装）分别占据550mm2、300mm2，而WLP只需约100mm2的安装面积，这就表明WLP可以使整机模块尺寸更小、重量更轻、集成度更高，同时成本也更低。
WLP主要用于具有以下功能的集成电路：o低引脚数（≤200）o焊球间距范围为0.50mm、0.40mm、0.35mm和0.30mmo小尺寸芯片（≤5mm*5mm）o低成本、低端o大批量使用晶圆级封装后的体积与集成电路的裸芯片基本一致，并且整合了芯片的前端和后端工艺，封装成本也随着晶圆尺寸（圆片级封装的成本与每个圆片上的芯片数量密切相关，晶圆尺寸的增加，每个晶圆就可以生产更多的IC，芯片数越多，晶圆级封装的成本也就越低）的增加或IC封装尺寸的降低而减少晶圆级封装以晶圆形式的批量生产工艺进行制造，加工效率高，与其它封装类型相比，尺寸也较小，很好的满足便携式电子设备尺寸不断减小的需求；在传输性能上，有效增加了数据传输的频宽并减少了信号损耗，提升了数据传输的速度和稳定性；在散热性能上，由于WLP没有像传统封装的塑封料或陶瓷包封，所以散热能力效果更优；另外，晶圆级封装的芯片设计和封装设计可以统一考虑、同时进行，这将大大提高设计效率，从芯片制造、封装再到产品发往用户的整个过程中，周期也会大幅缩减晶圆级封装（Fan-in WLP）工艺技术从封装技术特点上看，晶圆级封装主要分为Fan-in和Fan-out两种形式。
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晶圆级封装（Wafer Level Package,WLP)以BGA技术为基础， 是一种经过改进和提高的CSP。有人又将WLP称为圆片级—芯片 尺寸封装（WLP-CSP）。圆片级封装技术以圆片为加工对象， 在圆片上同时对众多芯片进行封装、老化、测试，最后切割成单 个器件，可以直接贴装到基板或印刷电路板上。它使封装尺寸减 小至IC 芯片的尺寸，生产成本大幅度下降。
节大大减少，周期缩短很多，这必将导致成本的降低； 圆片级封装的成本与每个圆片上的芯片数量密切相关，圆片上的芯片
数越多，圆片级封装的成本也越低。圆片级封装是尺寸最小的低成本 封装。
圆片级封装的优势
圆片级封装技术的优势使其 一出现就受到极大的关注并迅速 获得巨大的发展和广泛的应用。 在移动电话等便携式产品中，已 普遍采用圆片级封装型的 EPROM、IPD(集成无源器件)、 模拟芯片等器件。圆片级封装技 术已广泛用于闪速存储器、 EEPROM、高速DRAM、 SRAM、LCD 驱动器、射频器 件、逻辑器件、电源/ 电池管理 器件和模拟器件(稳压器、温度 传感器、控制器、运算放大器、 功率放大器) 等领域。
电镀制作凸点的详细工艺步骤
圆片级封装的研究进展
标准WLP（fan-in WLP） 是在晶圆未进行的 封装大小和芯片的尺寸相 同。
近几年开发出的扩散式 WLP（fan-out WLP）则 是基于晶圆重构技术，将 芯片重新布置到一块人工 晶圆上，然后按照与标准 WLP 工艺类似的步骤进行 封装，得到的封装面积要 大于芯片面积。
不同的WLP 结构
第三种WLP 结构如图(c)所示，是在图（b)结构的基础 上，添加了UBM 层。由于添加了这种UBM 层，相应 增加了制造成本。这种UBM 能稍微提高热力学性能。
常见的RDL 材料是电镀铜（plated Cu）辅 以打底的钛、铜溅射层（Sputtered Ti/Cu）。
RDL 对焊区重新分配布局
涂布第二层Polymer，使圆片表面平坦化并保护RDL 层。第二层Polymer经过光刻后开出新焊区的位置。
最后一道金属层是 UBM （Under Bump Metalization，球下金属层），采用和RDL 一样的工 艺流程制作。
凸点制作技术
凸点制作是圆片级封装工艺过 程的关键工序,它是在晶圆片的 压焊区铝电极上形成凸点。圆片 级封装凸点制作工艺常用的方法 有多种, 每种方法都各有其优缺 点, 适用于不同的工艺要求。要 使圆片级封装技术得到更广泛的 应用, 选择合适的凸点制作工艺 极为重要。在晶圆凸点制作中， 金属沉积占到全部成本的50%以 上。晶圆凸点制作中最为常见的 金属沉积步骤是凸点下金属化层 （ UBM）的沉积和凸点本身的 沉积，一般通过电镀工艺实现。
薄膜再分布技术
一种典型的再分布工艺，最终形成 的焊料凸点呈面阵列布局，该工艺 中，采用 BCB /PI作为再分布的介质 层，Cu 作为再分布连线金属，采用 溅射法淀积凸点底部金属层（ UBM ），丝网印刷法淀积焊膏并回流。
圆片级封装4M 工艺流程图
涂布第一层聚合物薄膜（Polymer Layer），以加强 芯片的钝化层（Passivation），起到应力缓冲的作 用。目前最常用的聚合物薄膜是光敏性聚酰亚胺 （Photo-sensitive Polyimide），简称PI，是一种 负性胶。
封装加工效率高，它以圆片形式的批量生产工艺进行制造； 具有倒装芯片封装的优点，即轻、薄、短、小； 圆片级封装生产设施费用低，可充分利用圆片的制造设备，无须投资
另建封装生产线； 圆片级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提
高设计效率，减少设计费用； 圆片级封装从芯片制造、封装到产品发往用户的整个过程中，中间环
植球。顺应无铅化环保的要求，目前应用在WLP 的 焊料球都是锡银铜合金。焊料球的直径一般为 250μm。为了保证焊膏和焊料球都准确定位在对应 的UBM 上，就要使用掩模板。焊料球通过掩模板的 开孔被放置于UBM 上，最后将植球后的硅片推入回 流炉中回流，焊料球经回流融化与UBM 形成良好的 浸润结合。
早期的WLP 选用BCB（Benzocyclobutene,苯并环 丁烯）作为重布线的聚合物薄膜，但受制于低机械性 能（低断裂伸长率和拉伸强度） 和高工艺成本（需 要打底粘合层adhesion promoter）， 促使材料商 开发PI 和PBO（Polybenzoxazole，聚苯并噁唑）。
重布线层（RDL）的目的是对芯片的铝焊区 位置进行重新布局，使新焊区满足对焊料球 最小间距的要求，并使新焊区按照阵列排布。
第二种结构如图(b)所示，焊球 置于在RDL 层上，并通过2 层 聚合物介质层与Si 芯片相连， 此种结构中没有焊点下金属层。 两层聚合物层作为钝化和再布线 层。这种结构不同于第一种结构， 尽管两种结构均有再布线层。如 图b所示，高分子介电薄膜层置 于焊球和硅衬底。这种高分子层 能够作为缓冲层来降低由于温度 变化所引起的PCB 和硅的热失 配产生的热-机械应力。这种 WLP 结构能拓展到间距为0.5 mm 的12×12焊球阵列。
所示为典型的晶圆凸点制作 的工艺流程。 首先在晶圆上完成UBM 层 的制作。然后沉积厚胶并曝 光，为电镀焊料形成模板。 电镀之后，将光刻胶去除并 刻蚀掉暴露出来的UBM 层。 最后一部工艺是再流，形成 焊料球。
电镀技术可以实现很窄的凸点节 距并维持高产率。并且该项技术 应用范围也很广，可以制作不同 尺寸、节距和几何形状的凸点， 电镀技术已经越来越广泛地在晶 圆凸点制作中被采用，成为最具 实用价值的方案。
不同的WLP 结构
•第一种是ball on I/O 结构，如 图(a)所示。这种工艺和典型的倒 装工艺相类似。焊球通过焊点下 金属层与铝盘直接相连 图(a）或 者通过再布线层（ redistribution layer, RDL）与Si 芯片直接相连（图(a)2）。 •通常情况下，这种结构限制在焊 球间距为0.5 mm 的6×6 阵列结 构，以满足热循环可靠性的要求 。