AHB与AXI比较

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AXI总线中文详解.

AXI总线协议资料整理第一部分：1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。

它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。

AXI 是AMBA 中一个新的高性能协议。

AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。

2、AXI 特点：单向通道体系结构。

信息流只以单方向传输，简化时钟域间的桥接，减少门数量。

当信号经过复杂的片上系统时，减少延时。

支持多项数据交换。

通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。

独立的地址和数据通道。

地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。

第二部分：本部分对AXI1.0协议的各章进行整理。

第一章本章主要介绍AXI协议和AXI协议定义的基础事务。

1、AXI总线共有5个通道分别是read address channel、write address channel 、read data channel 、write data channel、write response channel。

每一个AXI传输通道都是单方向的。

2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。

3、读事务的结构图如下：4、写事务的结构图如下：5、这5条独立的通道都包含一个信息信号和一个双路的V ALD、READY握手机制。

fpga与arm之间的大量数据传输

fpga与arm之间的大量数据传输FPGA与ARM之间的大量数据传输近年来，FPGA（现场可编程门阵列）和ARM（高级RISC机器）已成为嵌入式系统设计中的两个重要组成部分。

FPGA作为一种可编程硬件设备，具有高度的灵活性和可重构性，能够实现各种复杂的功能。

而ARM作为一种低功耗、高性能的处理器架构，广泛应用于各种移动设备和嵌入式系统中。

在许多应用中，FPGA和ARM需要进行大量的数据传输，以实现高效的数据处理和通信。

在FPGA和ARM之间进行大量数据传输时，有几种常用的方法。

一种是通过共享内存进行数据交换。

FPGA和ARM可以共享同一片物理内存空间，通过读写内存的方式来传输数据。

这种方法简单直接，但需要保证数据的一致性和同步性，以避免数据冲突和错误。

另一种常见的数据传输方法是使用DMA（直接内存访问）控制器。

DMA控制器可以直接在FPGA和ARM之间进行数据传输，减少了处理器的负载，提高了数据传输的效率。

通过配置DMA控制器的寄存器和缓冲区，可以实现高速的数据传输和流水线操作。

这种方法尤其适用于大规模数据的传输，如视频流、音频流等。

还可以使用专门的接口协议来实现FPGA和ARM之间的数据传输。

常见的接口协议有AXI（高级可扩展接口）、AHB（高级高性能总线）等。

这些接口协议定义了数据的传输格式、时序和控制信号，使得FPGA和ARM之间的数据传输更加方便和可靠。

通过使用这些接口协议，可以实现高速的数据传输和复杂的数据交互。

在进行大量数据传输时，需要考虑数据的传输速度和带宽。

FPGA和ARM的数据传输速度受到多个因素的影响，包括硬件设计、时钟频率、数据宽度等。

为了提高数据传输的速度，可以采用并行传输和流水线操作等技术。

例如，可以将数据分为多个片段，同时传输多个片段，以提高传输的效率。

同时，还可以使用高速的通信接口和协议，如PCIe（外部组件互连快速总线）、Ethernet（以太网）等，来实现高速的数据传输。

AMBA_AHB_APB_AXI协议对比分析

AMBA_AHB_APB_AXI协议对比分析引言：AMBA (Advanced Microcontroller Bus Architecture)是ARM公司提供的一种开放式的总线标准，旨在为SOC（System on Chip）设计提供一个灵活、高性能的总线框架。

AMBA协议家族中包括了AHB（Advanced High-performance Bus）、APB（Advanced Peripheral Bus）和AXI （Advanced eXtensible Interface）三种协议。

本文将对这三种协议进行对比分析，详细介绍其特点、性能和应用场景。

一、AHB协议AHB协议是AMBA协议家族中最早发布的协议之一，用于连接SOC内部的高性能主设备和多个从设备之间的通信。

AHB协议通过总线仲裁、突发传输和分片传输等技术，实现了高带宽和低延迟的数据传输。

其主要特点包括：1.性能：-支持高带宽传输：AHB协议支持高带宽的传输，能够满足高性能SOC 内部各个模块之间的数据传输需求。

- 低延迟传输：AHB协议通过引入Pipeline和Split交易等机制，实现了低延迟的数据传输。

2.特性：-总线仲裁：AHB总线采用非常灵活的总线仲裁机制，可以支持多主设备并发传输。

-突发传输：AHB协议支持突发传输，可以在一次仲裁后连续传输多个数据。

-分片传输：AHB协议支持分片传输，可以将大块数据分片传输，降低总线带宽的占用率。

-低功耗：AHB协议通过支持低功耗技术，降低了整个系统的功耗消耗。

3.应用场景：-SOC内部高性能数据传输：AHB协议主要适用于SOC内部的高性能数据传输，例如CPU和DMA控制器、外设控制器之间的数据传输。

二、APB协议APB协议是AMBA协议家族中最简单的一种协议，用于连接SOC内部的低带宽从设备，例如配置寄存器和控制逻辑等。

APB协议相对于AHB协议具有以下特点：1.性能：-低带宽传输：APB协议支持低带宽的传输，主要用于传输配置和控制信息，而不是大量的数据。

AMBA_总线_介绍

AMBA 总线
SEP3203
2
目录
AMBA总线概述 AHB APB 不同IP之间的互连
3
系统总线简介
系统芯片中各个模块之间需要有接口来连接总线作为子系统之间共享的通信链路优点
低成本方便易用
缺点
会造成性能瓶颈
4
AMBA介绍
Advanced Microcontroller Bus Architecture
end case;
Default_Slave logic
case HTRANS is when IDLE|BUSY => HRESP <= OKAY; when others => HRESP <= ERROR;
end case;
18
AHB信号
19
基本AHB信号
HRESETn
低电平有效
HADDR[31:0]
▪ HADDR must be aligned to a multiple of data size as given by HSIZE
32
BURST传输
AHB Burst 操作
4beat、8beat、16beat、单个字节传输、未定义长度的传输支持incrementing和wrapping两种burst传输
AMBA 3.0
AMBA Advanced eXtensible Interface (AXI)
6
一个典型的AMBA系统
处理器和其它主设备/从设备都是可以替换的
7
AHB
高速总线，高性能流水线操作可支持多个总线主设备（最多16个）支持burst传输总线带宽：8、16、32、64、128bits 上升沿触发操作对于一个新设计建议使用AHB

常用集成电路名词缩写汇总（第二版）

常⽤集成电路名词缩写汇总（第⼆版）重要说明整个集成电路的设计和⽣产链路很长,相关专有名称很多;本⽂对常见的集成电路相关的名词缩写进⾏了汇总,特别聚焦与集成电路设计领域,意在整理常⽤的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关⽅⾯的知识点,⽅便⼤家快速学习和掌握相关知识,⽅便⼤家查询;同时希望对学⽣将来的培训/⾯试等活动给予最⼤的帮助;⽂章按照字母排序的⽅式进⾏编排,⽅便⼤家查询;本次⽂章内容为第⼆次发布,我们将定期更新,逐步完善;欢迎⼤家提供相关信息⾄xgcl_wei微信号,帮助我们逐步完善内容,⽅便更多的⼈查询和使⽤,感谢您的参与,谢谢!英⽂全称中⽂说明ABV Assertion based verification基于断⾔的验证AES Advanced Encryption Standard⾼级加密标准,是美国政府采⽤的⼀种区块加密标准ADC Analog-to-Digital Converter指模/数转换器或者模数转换器AHB Advanced High Performance Bus⾼级⾼性能总线ALF Advanced Library Format先进（时序）库格式ALU Arithmetic and logic unit算数逻辑单元AMBA Advanced Microcontroller Bus Architecture⾼级微控制器总线体系ANT antenna天线效应AOP Aspect Oriented Programming⾯向⽅⾯编程APB Advanced Peripheral Bus⾼级外部设备总线API Application Programming Interface应⽤程序编程接⼝APR Auto place and route⾃动布局布线ARM Advanced RISC Machines 英国Acorn公司(ARM公司的前⾝)设计的低功耗成本的第⼀款RISC微处理器。

AHB AXI OCP总线协议分析

• M x N的总线矩阵有M个master，M个input stage，N个 output stage，N个slave
• 要实现一个高效、高速的Bus matrix， HREADY的实现难度很大
Multi-layer AHB的其它结构
AXI总线
• AMBA Advanced eXtensible Interface
• Pipeline深度不固定 • 每个burst传输只发首地址和burst类型，其余的地
址由slave根据命令性质计算出来 • 支持乱序执行，能够提高DRAM的效率 • RTL实现时可以在总线上加“寄存器”来提高逻
辑综合的速度
AXI 通道
AXI 通道的定义
• 源端提供VALID信号，表明命令或者数据准备好 • 目的端提供READY信号，表明可以接手命令或者
AHB的组成
• AHB master：总线主设备能提供地址和控制信息来对数据进行读写操作。即主设备发起数据传输。
• AHB slave：总线从设备对主设备发起的数据传输做出响应，响应读写数据操作并返回状态信号给总线主管来完成成功、失败或者等待的数据传输。
• AHB arbiter：总线仲裁负责选择合适的主设备拥有对总线的控制权，即被选中的主设备可以发起数据传输。总线仲裁器采用合适的算法（高优先级或公平访问等）来满足不同系统需要。
• 当slave接入，它必须对传输作出响应以表明传输状态。 HRESP[1:0]提供传输状态。
一个slave可以用下面的方式来完成传输：
1.立即完成传输； 2.插入一个或多个等待状态以有充足时间来完成传输； 3.发出错误信号，以表明传输失败； 4.延迟传输，但是允许master和slave让出总线，进行其他传输。

AXI总线中文详解讲解学习

AXI总线中文详解讲解学习A X I总线中文详解AXI总线协议资料整理第一部分：1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。

AXI 是AMBA 中一个新的高性能协议。

AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。

2、 AXI 特点：单向通道体系结构。

信息流只以单方向传输，简化时钟域间的桥接，减少门数量。

当信号经过复杂的片上系统时，减少延时。

支持多项数据交换。

通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。

独立的地址和数据通道。

地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。

第二部分：本部分对AXI1.0协议的各章进行整理。

第一章本章主要介绍AXI协议和AXI协议定义的基础事务。

1、 AXI总线共有5个通道分别是read address channel、 write address channel 、 read data channel 、 write data channel、write response channel。

每一个AXI传输通道都是单方向的。

2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。

3、读事务的结构图如下：4、写事务的结构图如下：5、这5条独立的通道都包含一个信息信号和一个双路的VALD、READY握手机制。

AHB vs AXI

通道允许从设备向主设备发出信号表明写事务完成
AXI 互连结构一般而言，AXI 协议对挂接的 master 和 slave 的数量没有限制，master 与 slave 之间的总线互连方式多样。大多数系统一般采用以下三种互连方式之一: 共享地址总线和单一数据总线(SASD) 共享地址总线和多重数据总线(SAMD) 多重地址和多重数据的多层总线(MAMD 在 SASD 方式下，每个通道只能被一对 master 和 slave 占用。当一个 master 向一个 slave 发出地址，其他 master 将不能使用总线。这类似于 AMBA2 .0 规范的结构特点。在 SAMD 方式下，地址通道共享，所以只能被一对 master 和 slave 占用。而多对 master 和 slave 可以占用其他通道(读/写数据和响应通道)。例如，如果 masterl 发送写数据给 slavel，此与同时 master2 可以发送数据给 slave2 而无需等待总线释放。可以同时通信的 master 和 slave 的对数是由设计决定的。在 MAMD 方式下，各个地址通道可以分别被多对 master 和 slave 占用。这样最大限度提高了互连的灵活性和互连结构的性能。这种拓扑结构也是最难验证的，因为多对 master 和 slave 可以在任何时间同时通信。验证所有端口之间的相互作用将对系统的顺利运转非常关键。多层总线的这种并行访问机制有效提高了数据吞吐量，降低了访问延时。 AXI 协议为每个事务设定一个 ID 标签所有通道都有各自的 ID 信号 - AWID, ARID, RID, WID, BID.
11SG21908:黄庆丰
AXI 协议的主要特征：地址／控制段与数据段分离读数据通道和写数据通道分离容易插入寄存器片以确保时序收敛支持基于猝发的事务处理，只需发出起始地址能够发出多个没完成（outstanding）的事务支持乱序事务处理通过采用字节选通支持非对齐的数据传送向后兼容 AHB 和 APB 接口 AHB 总线结构的组成： AXI 五个独立的通道: AHB 主设备（master）读地址通道能启动读、写总线操作的芯核。传输读事务所要求的地址和控制信息如：处理器、DSP、DMA 控制器等读数据通道 AHB 从设备（slave）把来自从设备的读数据和任何读响应响应（非启动）读或写总线操作的芯核。信息传送回主设备从设备信号需向 AHB 主设备指明当前数写地址通道据传送的状态（成功、失败、等待）传输写事务所要求的地址和控制信息如：外部存储器接口、APB 桥以及内部存写数据通道储器等把来自主设备的写数据传送到从设备

三网融合的机顶盒终端的研究与设计

三网融合的机顶盒终端的研究与设计摘要：数字电视是采用数字化技术和音视频压缩技术的一个手段，它是从节目的采集制作编辑到发送接收都采用数字化处理的一个电视播放系统。

有着抗干扰能力强，可以传送标准清晰度电视（sdtv）和高清晰度电视（hdtv），并且能够广泛应用于usb等接口的数字平台，频谱利用率高，能在相同的带宽下传送更多数据。

本文主要根据市场的需要以及消费者所需要的功能要求出发，从硬件和软件两大方面设计出了一款三网融合的机顶盒终端设备，该终端能够实现直播电视、vod、时移、回看、游戏等服务应用，语音、视频、邮件、短信息等方面的通讯需求以及随时的支付功能。

关键词：三网融合；机顶盒终端；数字化技术；支付功能中图分类号：tn948 文献标识码：a 文章编号：1674-7712 （2013）02-0013-01一、引言所谓的三网融合指的是有线电视网、计算机通信网以及电信网这样三个网络相互兼容、相互渗透并逐步融合为统一的信息通信网络。

随着近几年政府和各方的大力推进，有线电视已逐渐从过去的单一的服务方式，向市场化、多样化的综合服务转变。

现阶段的三网融合不是三网合一，不是网络的相互替代，而主要是指业务应用层面的融合，三大网络通过技术改造，都能够提供包括语音、数据、图像等综合多媒体业务，共同构成现代信息社会的主体。

二、系统的功能需求和总体设计（一）系统的功能需求三网融合机顶盒设计必须能统一向家庭显示设备（如电视、投影设备）提供整合业务展示，可在有线高清数字电视，数字家庭媒体，数字家庭网络应用，个人移动终端应用中实现灵活管理和调度控制，将原来在多个屏幕上的应用封装成为统一的应用报备界面向用户展示，使用户需关心网络的接入方式，节目的来源及格式，真正实现三网融合中网络平台的融合，服务功能的融合。

整个终端设计所需要实现的具体功能需求如下所示：1.机顶盒首要解决的是接入问题，它能够利用现有资源很容易地接入到运营商提供的网络里。

AMBA_AHB_APB_AXI协议对比分析..

9

HREADY：S应答M是否读写操作传输完成: 1-传输完成, 0-需延长传输周期。需要注意的是，HREADY 做为总线上的信号，它是M和S 的输入；同时每个S 需要输出自己的HREADY。所以对于S 会有两个 HREADY 信号，一个来自总线的输入，一个自己给到多路器的输出。 HRESP：S应答当前传输状态，OKAY、ERROR、 RETRY、SPLIT HRDATA：读数据总线，从S读到M
3
一个典型的基于AMBA 总线的SOC 系统架构

这种SOC架构以AHB为主干，挂上CPU，片上内存，和其它DMA设备。
4

AHB 主要是针对高效率、高频宽及快速系统模块所设计的总线，它可以连接如微处理器、芯片上或芯片外的内存模块和DMA等高效率模块 AMBA 中的APB 主要用在低速且低功率的外围，可针对外围设备作功率消耗及复杂接口的最佳化 APB在AHB和低带宽的外围设备之间提供了通信的桥梁，所以APB是AHB或者ASB的二级扩展总线
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APB/AHB/AXI对比
APB 低功耗 AHB 高速度 AXI 高速度，高带宽管道化互联单向通道只需首地址读写并行支持乱序支持非对齐操作有效支持初始延迟较高的外设
20
连线非常多
AHB总线互连
7
允许某个主设备控制总线发起一个请求给仲裁器
驱动地址和控制信号
仅选中的从设备响应地址/控制信号
拉高HREADY信号，总线传输完成
8
AHB基本信号

HADDR：32位系统地址总线 HTRANS: M指示传输状态，NONSEQ、SEQ、IDLE、 BUSY HWRITE：传输方向：1-写，0-读 HSIZE：传输单位 HBURST：传输的burst类型 HWDATA：写数据总线，从M写到S

ARMCortex各系列处理器分类比较

Cortex-M系列M0：Cortex-M0是目前最小的ARM处理器;该处理器的芯片面积非常小;能耗极低;且编程所需的代码占用量很少;这就使得开发人员可以直接跳过16位系统;以接近8 位系统的成本开销获取 32 位系统的性能..Cortex-M0 处理器超低的门数开销;使得它可以用在仿真和数模混合设备中..M0+：以Cortex-M0 处理器为基础;保留了全部指令集和数据兼容性;同时进一步降低了能耗;提高了性能..2级流水线;性能效率可达1.08 DMIPS/MHz..M1：第一个专为 FPGA 中的实现设计的 ARM 处理器..Cortex-M1 处理器面向所有主要 FPGA 设备并包括对领先的 FPGA 综合工具的支持;允许设计者为每个项目选择最佳实现..M3：适用于具有较高确定性的实时应用;它经过专门开发;可使合作伙伴针对广泛的设备包括微控制器、汽车车身系统、工业控制系统以及无线网络和传感器开发高性能低成本平台..此处理器具有出色的计算性能以及对事件的优异系统响应能力;同时可应实际中对低动态和静态功率需求的挑战..M4：由 ARM 专门开发的最新嵌入式处理器;用以满足需要有效且易于使用的控制和信号处理功能混合的数字信号控制市场..M7：在 ARM Cortex-M 处理器系列中;Cortex-M7 的性能最为出色..它拥有六级超标量流水线、灵活的系统和内存接口包括 AXI 和 AHB、缓存Cache以及高度耦合内存TCM;为MCU 提供出色的整数、浮点和 DSP 性能..互联：64位 AMBA4 AXI; AHB外设端口 64MB 到 512MB指令缓存：0 到 64kB;双路组相联;带有可选 ECC数据缓存：0 到 64kB;四路组相联;带有可选 ECC指令TCM：0 到 16MB;带有可选 ECC数据TCM：0 到 16MB;带有可选 ECCCortex-M系列规格对比Cortex-A系列：ARM Cortex-A 系列是一系列用于复杂操作系统和用户应用程序的应用程序处理器..Cortex-A 系列处理器支持 ARM、Thumb 和 Thumb-2 指令集..A5：一个高性能、低功耗的ARM宏单元;带有L1高速缓存子系统;能提供完全的虚拟内存功能..Cortex-A5 处理器实现了 ARMv7 体系结构并运行 32 位 ARM 指令、16 位和 32 位Thumb 指令;还可在 Jazelle 状态下运行 8 位 Java 字节码..Cortex A-5 是最小以及最低功耗的 Cortex-A 处理器;但处理性能比其他A系列差..A7：Cortex-A7 处理器的功耗和面积与超高效 Cortex-A5 相似;但性能提升 15~20%;Cortex-A7是ARM的大小核设计中的小核部分;并且与高端 Cortex-A15 CPU 体系结构完全兼容..Cortex-A7处理器包括了高性能处理器Cortex-A15的一切特性;包括虚拟化virtualization、大容量物理内存地址扩展Large Physical Address Extensions LPAE;可以寻址到1TB的存储空间、NEON、VFP以及AMBA 4 ACE coherency AMBA4 Cache Coherent Interconnect CCI..Cortex-A7支持多核MPCore的设计以及Big+Little的大小核设计..小型高能效的 Cortex-A7 是最新低成本智能和平板电脑中独立 CPU 的理想之选;并可在big.LITTLE 处理配置中与 Cortex-A15 结合..A8：第一个使用ARMv7-A架构的处理器;很多应用处理器以Cortex-A8为核心..Cortex-A8 处理器是一个双指令执行的有序超标量处理器;针对高度优化的能效实现可提供 2.0 Dhrystone MIPS每MHz;这些实现可提供基于传统单核处理器的设备所需的高级别的性能..Cortex-A8 在市场中构建了ARMv7 体系结构;可用于不同应用;包括智能、智能本、便携式媒体播放器以及其他消费类和企业平台..分开的L1指令和数据cache 大小可以为16KB或者32KB;指令和数据共享L2 cache;容量可以到1MB..L1和L2 cache 的cache数据宽度为128比特;L1 cache是虚拟索引;物理上连续;而L2完全使用物理地址..Cortex-A8的L1 cache行宽度为64byte;L2 cache在片内集成..另外和Cortex-A9相比;由于Cortex-A8支持的浮点VFP运算非常有限;其VFP的速度非常慢;往往相同的浮点运算;其速度是Cortex-A9的1/10..Cortex-A8能并发某些NEON指令如NEON的load/store和其他的NEON指令;而Cortex-A9因为NEON位宽限制不能并发..Cortex-A8的NEON和ARM是分开的;即ARM核和NEON核的执行流水线分开;NEON访问ARM寄存器很快;但是ARM端需要NEON寄存器的数据会非常慢..A9：Cortex-A9 MPCore或者单核处理器单MHz性能比Cortex-A5 或者Cortex-A8高;支持ARM; Thumb; Thumb-2; TrustZone; Jazelle RCT;Jazelle DBX技术..L1的cache 控制器提供了硬件的cache一致性维护支持多核的cache一致性..核外的L2 cache控制器L2C-310; or PL310 支持最多8MB的cache..Cortex-A9的L1 cache行宽度为32byte;L2 cache因为多核的原因在核外集成;即通过SCU来访问多核共享的L2 cache..常见的Cortex-A9处理器包括nVidia's 双核Tegra-2; 以及TI's OMAP4平台..使用Cortex-A9处理器的设备包括Apple的ipad2apple A5处理器;LG Optimus 2X nVidia Tegra-2;Samsung Galaxy S II 等A15：Cortex-A15 MPCore处理器是目前Cortex-A系列中性能最高的处理器;一个突出的特性是其硬件的虚拟化技术Hardware virtualization以及大物理内存的扩展Large Physical Address Extension LPAE; 能寻址到1TB的内存..目前集成Cortex-A15的处理器量产的只有Samsung的Exynos 5系列处理器;但TI的OMAP5系列处理器也采用Cortex-A15的核..具体的设备有Arndale Board ..A17:A12的提升版;也就将A12合并到A17中;最新的高性能ARMv7-A核处理器;以更小和更节能的优势;提供与A15相仿的性能..相比A9 有60%的性能提升..仍为32位ARMv7Cortex-A17处理器提供了优质的性能和高端的特性使它理想的适合每一个屏幕;从智能到智能电视.. Cortex-A17处理器架构上与广泛使用Cortex-A7处理器一致;促使下一代中档设备基于big.LITTLE技术..A53：最低功耗的ARMv8处理器;能够无缝支持32和64位代码..是世界上能效最高;面积最小的64位处理器..使用高效的8-stage顺序管道和提升的获取数据技术性能平衡..Cortex-A53提供比Cortex-A7更高的性能;并能作为一个独立的应用处理器或在big.LITTLE 配置下;搭配Cortex-A57处理器;达到最优性能、可伸缩性和能效..A57：最高效的64位处理器;用于扩展移动和企业计算应用程序功能;包括计算密集型64位应用;比如高端电脑、平板电脑和服务器产品..性能比A15提升一倍..A72：Cortex-A72 是ARM 性能最出色、最先进的处理器..于2015 年年初正式发布的Cortex-A72是基于 ARMv8-A 架构、并构建于 Cortex-A57 处理器在移动和企业设备领域成功的基础之上..在相同的移动设备电池寿命限制下;Cortex-A72 能相较基于 Cortex-A15 处理器;28纳米工艺节点的设备;提供3.5倍的性能表现;展现优异的整体功耗效率..Cortex-A72 的强化性能和功耗水平重新定义了 2016 年高端设备为消费者带来的丰富连接和情境感知context-aware的体验..Cortex-A72 可在芯片上单独实现;也可以搭配 Cortex-A53 处理器与ARM CoreLinkTM CCI 高速缓存一致性互连Cache Coherent Interconnect构成 ARM big.LITTLETM 配置;进一步提升能效..Cortex-A列规格对比Classic处理器：ARM7：1994年推出;使用范围最广的 32 位嵌入式处理器系列..0.9MIPS/MHz的三级流水线和冯诺依曼结构ARM9：ARM9 系列技术特点•基于 ARMv5TE 架构•高效的 5 级流水线;更快的吞吐量和系统性能;哈佛结构o提取/解码/执行/内存/写回•同时支持ARM和Thumb指令集o高效 ARM-Thumb 交互工作允许最佳组合性能和代码密度•哈佛架构 - 独立的指令和数据内存接口o可用内存带宽增加o同时访问 I & D 内存o更高性能•31 x 32 位寄存器•32 位 ALU 和桶行移位器•32 位 MAC 块增强CoreSight™ ETM9接口用于增强调试和 trace•标准AMBA®AHB™接口•协处理器接口内存控制器•内存操作受 MMU 或 MPU 控制•MMU 提供o虚拟内存支持o快速上下文切换扩展 FCSE•MPU 支持o内存保护和边界o应用沙坑效应•写缓冲o从外部内存解耦内部处理器o可在 4 个独立地址中存储 16 个字o清除缓冲脏行灵活的缓存设计•硬件缓存架构•大小可从 4 KB 到 128 KB以 2 的方幂形式增长•I & D 缓存可具有独立大小•行长度固定为 8 个字•固定 4 向集关联•零等待状态存取•关键词首先缓存行填充•无阻塞•虚拟寻址灵活的 TCM 设计•哈佛机构•大小可为 0 KB 或 4 KB 到 1 MB以二次方形式增长•可具有独立大小•可为 RAM 或 ROM•允许等待状态•ARM968上的双存储 TCM•物理寻址o将非顺序存取停止一个周期以允许地址转换DSP 增强•单周期 32x16 乘法器实现o加快所有乘法指令o流水线设计允许一个 16x16 或 32x16 开始每个周期•新的 32x16 和 16x16 乘法指令o允许独立存取 16 位半寄存器o允许压缩的 16 位操作数高效使用 32 位带宽o ARM ISA 提供 32x32 乘法指令•有效微小数字饱和算法o QADD、QSUB、QDADD、QDSUB•前导零计数指令o CLZ 加快标准化和除法ARM11：ARM11处理器系列所提供的引擎可用于当前生产领域中的很多智能;还广泛用于消费类、家庭和嵌入式应用程序..该处理器的功耗非常低;提供的性能范围为小面积设计中的 350 MHz 到速度优化设计中的 1 GHz45 纳米和 65 纳米..ARM11 处理器软件可以与以前所有 ARM 处理器兼容;并引入了用于媒体处理的 32 位 SIMD、用于提高操作系统上下文切换性能的物理标记 cache、强制实施硬件安全性的 TrustZone 以及针对实时应用的紧密耦合内存..ARM11 处理器系列功能：•强大的 ARMv6 指令集架构•ARM Thumb®指令集可以减少高达 35% 的内存带宽和大小需求•用于执行高效嵌入式 Java 的 ARM Jazelle®技术•ARM DSP 扩展•SIMD单指令多数据媒体处理扩展可提供高达 2 倍的视频处理性能•作为片上安全基础的 ARM TrustZone®技术ARM1176JZ-S 和 ARM1176JZF-S 处理器•Thumb-2 技术仅ARM1156F-S;可提高性能、能效和代码密度•低功耗：o0.21 mW/MHz 65G;包括 cache 控制器o节能关闭模式能够处理高级工艺中的静态漏电情况•高性能整数处理器o8 级整数流水线可提供高时钟频率对于 ARM1156T2F-S 为 9 级o单独的加载-存储和算术流水线o分支预测和返回栈•高性能内存系统设计o支持 4-64k cache 大小o针对多媒体应用领域的、带 DMA 的可选紧密耦合内存o对于媒体处理和网络应用领域;高性能 64 位内存系统加快了数据存取速度o ARMv6 内存系统架构加快了操作系统上下文切换速度•矢量中断接口和低中断延迟模式提高了中断响应速度和实时性能•用于汽车/工业控制和三维图形加速的可选矢量浮点协处理器ARM1136JF-S、ARM1176JZF-S 和 ARM1156T2F-S 处理器•所有 ARM11 系列处理器都作为符合ARM-Synopsys 参考方法的可交付项来提供;从而显著缩短了生成内核的特定技术实现的时间;以及生成一组完整的行业标准视图和模型的时间..Classic处理器比较Cortex-R系列：R4：第一个基于ARMv7-R体系的嵌入式实时处理器..专用于大容量深层嵌入式片上系统应用;如硬盘驱动控制器、无限基带处理器、消费产品MTK平台和汽车系统的电子控制单元..R5：2010年推出;基于ARMv7-R体系;扩展了 Cortex-R4 处理器的功能集;支持在可靠的实时系统中获得更高级别的系统性能、提高效率和可靠性并加强错误管理..这些系统级功能包括高优先级的低延迟外设端口 LLPP 和加速器一致性端口 ACP;前者用于快速外设读写;后来用于提高效率并与外部数据源达成更可靠的高速缓存一致性..基于 40 nm G 工艺;Cortex-R5 处理器可以实现以将近 1 GHz 的频率运行;此时它可提供1;500 Dhrystone MIPS 的性能..该处理器提供高度灵活且有效的双周期本地内存接口;使SoC 设计者可以最大限度地降低系统成本和功耗..R7：Cortex-R7 处理器是性能最高的 Cortex-R 系列处理器..它是高性能实时 SoC 的标准..Cortex-R7 处理器是为基于 65 nm 至 28 nm 的高级芯片工艺的实现而设计的;此外其设计重点在于提升能效、实时响应性、高级功能和简化系统设计..基于 40 nm G 工艺;Cortex-R7 处理器可以实现以超过 1 GHz 的频率运行;此时它可提供 2;700 Dhrystone MIPS 的性能..该处理器提供支持紧密耦合内存 TCM 本地共享内存和外设端口的灵活的本地内存系统;使 SoC 设计人员可在受限制的芯片资源内达到高标准的硬实时要求..Cortex-R系列处理器比较总结：Cortex-A：面向尖端的基于虚拟内存的操作系统和用户应用Cortex-R：针对实时系统Cortex-M：微控制器。

AXI理解

0.绪论AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。

AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是A RM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。

1.简介1.1 关于AXI协议AMBA AXI协议支持支持高性能、高频率系统设计。

∙适合高带宽低延时设计∙无需复杂的桥就能实现高频操作∙能满足大部分器件的接口要求∙适合高初始延时的存储控制器∙提供互联架构的灵活性与独立性∙向下兼容已有的AHB和APB接口关键特点：∙分离的地址/控制、数据相位∙使用字节线来支持非对齐的数据传输∙使用基于burst的传输，只需传输首地址∙分离的读、写数据通道，能提供低功耗DMA∙支持多种寻址方式∙支持乱序传输∙允许容易的添加寄存器级来进行时序收敛1.2 AXI架构AXI协议是基于burst的传输，并且定义了以下5个独立的传输通道：读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。

地址通道携带控制消息用于描述被传输的数据属性，数据传输使用写通道来实现“主”到“从”的传输，“从”使用写响应通道来完成一次写传输；读通道用来实现数据从“从”到“主”的传输。

图1-1 读架构图1-2 写架构AXI是基于VALID/READY的握手机制数据传输协议，传输源端使用VALID表明地址/控制信号、数据是有效的，目的端使用READY表明自己能够接受信息。

读/写地址通道：读、写传输每个都有自己的地址通道，对应的地址通道承载着对应传输的地址控制信息。

读数据通道：读数据通道承载着读数据和读响应信号包括数据总线（8/16/32/64/128/256/5 12/1024bit）和指示读传输完成的读响应信号。

从应用角度详解什么是AXI

从应用角度详解什么是AXI 本节介绍的AXI是个什幺东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。

它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。

书上讲的AXI比较具体，本节呢不打算落入俗套，从应用角度解释AXI。

如果需要深入研究AXI时序，那完全可以从？topic=/com.arm.doc.set.amba/ind.。

下载最权威的规格书，而不是通过别人写的书来获得这些内容（要学习一手材料，不要别人嚼过的）。

Zynq是以ARM作为核心的，运行时也是第一个“醒”过来，然后找可执行代码，找到后进入FSBL（第一引导阶段），接着找配置逻辑部分的bit文件，找到后就叫醒PL按照bit中的方式运行，再接着找可执行代码，进入SSBL（第二引导阶段），这时就可以初始化操作系统的运行环境，引导像Linux这样的大型程序，随后将控制权交给Linux。

Linux运行时可以跟PL进行数据交互。

注意了，就在这时候，数据交互的通路，就是我们本节要讲的AXI总线。

说白了，AXI就是负责ARM与FPGA之间通信的专用数据通道。

ARM内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。

如下图黄圈所示。

可以看到，只有两个AXI-GP是Master Port，即主机接口，其余7个口都是Slave Port（从机接口）。

主机接口具有发起读写的权限，ARM可以利用两个AXI-GP主机接口主动访问PL逻辑，其实就是把PL映射到某个地址，读写PL寄存器如同在读写自己的存储器。

其余从机接口就属于被动接口，接受来自PL的读写，逆来顺受。

这9个AXI接口性能也是不同的。

GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。

有人会问，为什幺高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。

ARMCortex各系列处理器分类比较

Cortex-M系列M0：Cortex-M0是目前最小的ARM处理器，该处理器的芯片面积非常小，能耗极低，且编程所需的代码占用量很少，这就使得开发人员可以直接跳过16位系统，以接近8 位系统的成本开销获取 32 位系统的性能。

Cortex-M0 处理器超低的门数开销，使得它可以用在仿真和数模混合设备中。

M0+：以Cortex-M0 处理器为基础，保留了全部指令集和数据兼容性，同时进一步降低了能耗，提高了性能。

2级流水线，性能效率可达1.08 DMIPS/MHz。

M1：第一个专为 FPGA 中的实现设计的 ARM 处理器。

Cortex-M1 处理器面向所有主要 FPGA 设备并包括对领先的 FPGA 综合工具的支持，允许设计者为每个项目选择最佳实现。

M3：适用于具有较高确定性的实时应用，它经过专门开发，可使合作伙伴针对广泛的设备（包括微控制器、汽车车身系统、工业控制系统以及无线网络和传感器）开发高性能低成本平台。

此处理器具有出色的计算性能以及对事件的优异系统响应能力，同时可应实际中对低动态和静态功率需求的挑战。

M4：由 ARM 专门开发的最新嵌入式处理器，用以满足需要有效且易于使用的控制和信号处理功能混合的数字信号控制市场。

M7：在 ARM Cortex-M 处理器系列中，Cortex-M7 的性能最为出色。

它拥有六级超标量流水线、灵活的系统和存接口（包括 AXI 和 AHB）、缓存（Cache）以及高度耦合存（TCM），为MCU 提供出色的整数、浮点和 DSP 性能。

互联：64位 AMBA4 AXI, AHB外设端口 (64MB 到 512MB)指令缓存：0 到 64kB，双路组相联，带有可选 ECC数据缓存：0 到 64kB，四路组相联，带有可选 ECC指令TCM：0 到 16MB，带有可选 ECC数据TCM：0 到 16MB，带有可选 ECCCortex-M系列规格对比Cortex-A系列：ARM Cortex-A 系列是一系列用于复杂操作系统和用户应用程序的应用程序处理器。

AXI总线介绍

主机主机
保护类型。写地址有效。 1 = 地址和控制信息有效 0 = 地址和控制信息无效
ห้องสมุดไป่ตู้
这个信号会一直保持，直到AWREADY变为高。
AWREADY 设备写地址准备好。这个信号用来指明设备已经准备好接受地址和控制信息了。 1 = 设备准备好 0 = 设备没准备好
11
AXI信号（3）
Write data channel :
30
Burst 方式
1、固定式突发读写是指地址是固定的，每一次传输的地址都不变。这样的突发式读写是重复的对一个相同的位置进行存取。例如FIFO。 2、增值式突发读写是指每一次读写的地址都比上一次的地址增加一个固定的值。包装式突发读写跟增值式突发读写类似。包装式突发读写的地址是包数据的低地址当到达一个包边界。 3、包装式突发读写有两个限制： 1起始地址必须以传输的size对齐。 2突发式读写的长度必须是2、4、8或者16
信号 WID[3:0] WDATA[31:0] WSTRB[3:0] 源主机主机主机描述写ID tag，WID的值必须与AWID的值匹配写的数据。写阀门。WSTRB[n]标示的区间为WDATA[(8*n)+7:(8*n)]
WLAST WVALID
主机主机
写的最后一个数据。写有效 1 = 写数据和阀门有效 0 = 写数据和阀门无效
WREADY
设备
写就绪。指明设备已经准备好接受数据了 1 = 设备就绪 0 = 设备未就绪
12
AXI信号（4）
Write response channel :
信号 BID[3:0] BRESP[1:0] 源设备设备描述响应ID ，这个数值必须与AWID的数值匹配。写响应。这个信号指明写事务的状态。可能有的响应：OKAY、 EXOKAY、SLVERR、DECERR。

AMBA总线新一代标准AXI分析和应用

邮局订阅号：８２－９４６３６０元／年技术创新片上系统ＳＯＣ《ＰＬＣ技术应用２００例》您的论文得到两院院士关注ＡＭＢＡ总线新一代标准ＡＸＩ分析和应用ＡｎａｌｙｓｉｓａｎｄＡｐｐｌｉｃａｔｉｏｎｏｆＮｅｗＧｅｎｅｒａｔｉｏｎＡＭＢＡ３ＡＸＩＰｒｏｔｏｃｏｌ（清华大学深圳研究生院）蒋周良权进国林孝康Ｊｉａｎｇ，ＺｈｏｕｌｉａｎｇＱｕａｎ，Ｊｉｎ－ｇｕｏＬｉｎ，Ｘｉａｏｋａｎｇ摘要：随着多核、多级内存及众多外设的ＳｏＣ设计的复杂化，急需一种性能更好、更加灵活的片上互连总线体系结构。

ＡＸＩ是ＡＲＭ新推出的新一代ＡＭＢＡ片上总线，ＡＸＩ的一序列新特点满足了高性能、高带宽、高速度的现代ＳｏＣ设计的要求。

本文介绍了ＡＸＩ的新特性，并和旧一代总线标准ＡＨＢ性能做了详细的比较，同时给出了ＡＸＩ的典型应用。

关键词：片上总线；ＡＸＩ；ＡＭＢＡ；ＡＲＭ；片上系统中图分类号：ＴＰ３３６文献标识码：ＡＡｂｓｔｒａｃｔ：Ｔｈｅｇｒｏｗｉｎｇｃｏｍｐｌｅｘｉｔｙｉｎｍｕｌｔｉ－ｐｒｏｃｅｓｓｏｒＳｏＣｓｗｉｔｈｖａｒｉｏｕｓｌｅｖｅｌｓｏｆｍｅｍｏｒｙ，ａｎｄｍａｎｙｄｉｆｆｅｒｅｎｔｐｅｒｉｐｈｅｒａｌｓ，ｃｒｅａｔｅｓａｄｅｍａｎｄｆｏｒａｆｌｅｘｉｂｌｅ，ｏｎ－ｃｈｉｐｉｎｔｅｒｃｏｎｎｅｃｔａｒｃｈｉｔｅｃｔｕｒｅｄｅｓｉｇｎ．ＡＸＩｉｓｔｈｅｎｅｗｇｅｎｅｒａｔｉｏｎｏｆＡＭＢＡｐｒｏｔｏｃｏｌ．ＴｈｅＡＭＢＡＡＸＩｐｒｏｔｏ－ｃｏｌｉｓｔａｒｇｅｔｅｄａｔｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ，ｈｉｇｈ－ｆｒｅｑｕｅｎｃｙ，ｈｉｇｈ－ｓｐｅｅｄｓｙｓｔｅｍｄｅｓｉｇｎｓａｎｄｉｎｃｌｕｄｅｓａｎｕｍｂｅｒｏｆｆｅａｔｕｒｅｓ．Ｉｎｔｈｉｓｐａｐｅｒ，ｔｈｅＡＸＩｐｒｏｔｏｃｏｌｃｈａｒａｃｔｅｒｉｓｔｉｃｉｓｉｎｔｒｏｄｕｃｅｄａｎｄｃｏｍｐａｒｅｄｗｉｔｈＡＨＢ．ＴｈｅａｐｐｌｉｃａｔｉｏｎｂａｓｅｄｏｎＡＸＩｉｓｇｉｖｅｎ．Ｋｅｙｗｏｒｄｓ：ｏｎ－ｃｈｉｐＢｕｓ，ＡＸＩ，ＡＭＢＡ，ＡＲＭ，ＳｏＣ文章编号：１００８－０５７０（２００６）１０－２－０２７５－０３１引言ＡＲＭ作为业界顶尖的３２位ＲＩＳＣ嵌入式处理器，占有嵌入式处理器７５％以上的市场。

AHB_AXI_lite_Introduce_ppt

\ OKAY, EXOKAY, SLVERR, and DECERR.

BVALID (slave)
\ 1 = write response available \ 0 = write response not available.

BREADY (master)
\ 1 = master ready \ 0 = master nຫໍສະໝຸດ t ready.\ \ \ \
00 IDLE 01 BUSY 10 NONSEQ 11 SEQ

HBURST[2:0] (master)
\ \
000 SINGLE 011 INCR4 0 READ 1 WRITE

HWRITE (master)
\ \

HSIZE[2:0] (master)
\ \ \
000 1Byte 001 2Byte 010 4Byte
\ \ \

address locate in multi bank consecutive read consecutive write

difficult to insert register slice
\
address add register may delay data
AXI protocol (AMBA 3.0)
AWADDR[31:0] (master) AWLEN[3:0] (master)
\ exact number of transfers in a burst
AWSIZE[2:0] (master) AWBURST[1:0] (master)
\ b00 FIXED Fixed-address burst FIFO-type \ b01 INCR Incrementing-address burst Normal sequential memory \ b10 WRAP Incrementing-address burst that wraps

ARM Cortex各系列处理器分类比较

C o r t e x-M系列M0：Cortex-M0是目前最小的ARM处理器，该处理器的芯片面积非常小，能耗极低，且编程所需的代码占用量很少，这就使得开发人员可以直接跳过16位系统，以接近8位系统的成本开销获取32位系统的性能。

Cortex-M0处理器超低的门数开销，使得它可以用在仿真和数模混合设备中。

M0+：以Cortex-M0处理器为基础，保留了全部指令集和数据兼容性，同时进一步降低了能耗，提高了性能。

2级流水线，性能效率可达1.08DMIPS/MHz。

M1：第一个专为FPGA中的实现设计的ARM处理器。

Cortex-M1处理器面向所有主要FPGA设备并包括对领先的FPGA综合工具的支持，允许设计者为每个项目选择最佳实现。

此处理器具有出色的计算性能以及对事件的优异系统响应能力，同时可应实际中对低动态和静态功率需求的挑战。

M4：由ARM专门开发的最新嵌入式处理器，用以满足需要有效且易于使用的控制和信号处理功能混合的数字信号控制市场。

M7：在ARMCortex-M处理器系列中，Cortex-M7的性能最为出色。

它拥有六级超标量流水线、灵活的系统和内存接口（包括AXI和AHB）、缓存（Cache）以及高度耦合内存（TCM），为MCU 提供出色的整数、浮点和DSP性能。

互联：64位AMBA4AXI,AHB外设端口(64MB到512MB)指令缓存：0到64kB，双路组相联，带有可选ECC数据缓存：0到64kB，四路组相联，带有可选ECC指令TCM：0到16MB，带有可选ECC数据TCM：0到16MB，带有可选ECCCortex-A系列：ARMCortex-A系列是一系列用于复杂操作系统和用户应用程序的应用程序处理器。

Cortex-A 系列处理器支持ARM、Thumb和Thumb-2指令集。