高速CMOS钟控比较器的设计

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高速低功耗CMOS动态锁存比较器的设计

种新的锁存比较器复位电路，该电路仅由一个Ｐ沟道金属氧化物半导体（ＰＭＯＳ）管构成，实现电荷的再利用，
减小了延迟，降低了功耗．ＳＲ锁存器输入端口的寄生电容为锁存比较器的负载电容，对ＳＲ锁存器的输入端
口进行改进，避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题．电路采用ＴＳＭＣ０．１８
第３９卷第４期
２０１８年７月
华侨大学学报（自然科学版）ＪｏｕｒｎａｌｏｆＨｕａｑｉａｏＵｎｉｖｅｒｓｉｔｙ（ＮａｔｕｒａｌＳｃｉｅｎｃｅ）
犇犗犐：１０．１１８３０／ＩＳＳＮ．１０００?５０１３．２０１６０８０１１
Ｖｏｌ．３９Ｎｏ．４Ｊｕｌ．２０１８
中图分类号：ＴＮ４３２
文献标志码：Ａ文章编号：１０００?５０１３（２０１８）０４?０６１８?０５
犇犲狊犻犵狀狅犳犎犻犵犺?犛狆犲犲犱犔狅狑?犘狅狑犲狉犆犕犗犛犇狔狀犪犿犻犮犔犪狋犮犺犲犱犆狅犿狆犪狉犪狋狅狉
ＬＩＪｉｎｇｋｕｎ１，２，ＹＡＮＧＸｉａｏ１，２，ＣＨＥＮＧｕｏｙａｎ１，２，ＬＯＵＦｕｊｕｎ１，２，ＱＩＵＷｅｉｂｉｎ１，２
μｍ互补金属氧化物半导体（ＣＭＯＳ）工艺实现．结果表明：电源电压为１．８Ｖ，时钟频率为１ＧＨｚ时，比较器精度达０．３ｍＶ；最大输入失调电压为８ｍＶ，功耗为０．２ｍＷ；该比较器具有电路简单易实现、功耗低的特点．
关键词：动态锁存比较器；互补金属氧化物半导体；高速低功耗；失调电压

一种高精度动态CMOS比较器的设计与研制

一
种高精度动态ＣＭＯＳ比较器，采用二级差分比较和一级动态正反馈ｌｔｈ结构实现了高比较精度。预增益和Ｌｔｈａｃａｃ
级的应用降低了功耗。设计中充分考虑了工艺离散性和使用环境温度与电源变化的影响，保证了成品率和电路在变化
工作环境下性能指标的实现。仿真结果表明，设计的高速动态比较器ＬＢ（ｅｓＳｇｉｃｎｉ）为士．５ＳＬａｔｉｎｆａｔｔｉＢ０１ｍＶ，输入动态范围为Ｄ（为地电压，Ｄ为电源电压），相应于ｌ４位比较精度。功耗６２ｍＷ，工作频率３６ｚ．８．ＭＨ。电路
境的适应能力。该比较器可以应用于高精度模数转换器中，实现１４位以上的模数转换。
２比较器电路结构设计
图ｌ出一两级比较器的基本结构，包括一级差分比较加一级反示相放大。采用差分输入便于控制比较器跳变电压的离散性，使之对工艺和电源电压的变化不敏感，而反相级则补偿了差分输入级增益低的缺陷，对输出信号进行放大。这种结构的比较器增益可写为：
但在高速高精度的应用场合，如本文设计的用于ｌ精度的Ａ／转换器中，由于要综合考虑比较器４位Ｄ的增益、失调和转换速率，不能简单地依赖这些参数的调整来取得高增益。另外，这种结构只能工作于静态条件，而在如Ａ／Ｄ、Ｄ／转换器等应用场合，每次比较都由一时钟信号控制，比较器在信号的Ａ跳变沿进行比较，处于动态工作状态，再考虑到功耗的降低等，对电路性能提出了更多的要求。

高速比较器的分析与设计

本章小结 ............................................................. 29 结致论 .................................................................. 30 谢 .................................................................. 31
1.2
国内外发展现状分析
比较器是所有模数转换器的关键模块。其性能，尤其是速度、功耗，对整个模数转换器的速度和功耗都有着至关重要的影响。但是传统的比较器很难同时满足模数转换器对速度和功耗的要求，因此需要对传统的电路结构进行更新和改进，以满足应用要求。传统的预放大锁存比较器有较小的延迟时间和低失调、低回踢噪声，但是这些高指标是以高损耗和大的芯片面积为代价的；动态比较器虽然具有速度快、功耗低的优点，但是失调电压和回踢噪声都很大，限制了其在高精度模数转换器中的应用；静态比较器具有较小的回踢噪声，然而其功耗大，比较速度慢，不适于高速模数转换器。关于比较器的研究，综合国际和国内模数转换器发展的情况来看，其趋势是高速和
关键词：高速比较器；CMOS；失调电压
I
兰omparator is one of the most important units in ADCs and widely used in electronic systems.The performances of comparators,such as speed, power consumption,noise, and offset,strongly influence the speed,precision and power consumption of ADCs. Voltage detectors,voltage level transformer,voltage-frequency transformer,sampling/track and hold circuit, zero detectors, peak and delay line detectors all utilize comparators. Based on preamplifier-latch theory,this design of the comparator useing pre-amplifier stage with the structure and dynamic latch structure,on the basis of the traditional structure of high-speed comparator circuit switch,application switching operational amplifier technology, improve the resolution and reduce the transmission delay. the comparator includes a preamplifier circuit of fully differential structure,a regenerative latch whose key components are inverters connected end to end,and a simple output stage which is made up of two cross-coupled NMOS transistor and the PMOS common source amplifier.When clock is low, the difference between input signal and reference signal amplified by preamplifier circuit,Preamplifier circuit get a big bandwidth to achieve high gain in the same time,improve the speed of the comparator effectively,Reduces the input offset voltage of the comparator,comparator output corresponding to logic level.When the clock signal is high,the comparator output is latched to high. Key words： high-speed comparator; CMOS; Offset voltag

高速高精度钟控比较器的设计

２６Ｗｎｈｃｕａｙｉ０ｉ．ｒｏａｄｔｅａｃｒｃｓ１ｂｔｈｉｕｔｉａｐｉａｌｒｈｇ — ｐｅｉｈｒｓｌｔｎｎｌｇｔ — ｉｉｌｃｎｅｔｒ．Ｔｅｃｒｉｓｐｌｂｅｆｉｈｓｅｄｈｇ — ｅｏｕｉａａｏ —ｏｄｇｔｏｖｒｅｃｃｏｏａ
的设计。
关键词：高速比较器：高精度比较器：钟控比较器：正反馈；回馈噪声中图分类号：Ｔ３Ｎ４文献标识码：Ａ文章编号：１７ — ２６（００）００１５０６４６３２１１— ８ — ４
Ｄｅｉｎｏｇｓｅｇｒｓｌｉｎｌｃｅｏｐａａｏｒｓｇｆｈｉｈ— ｐｅｄｈｉｈ— ｅｏｕｔｏｃｏｋｄｃｍｒｔ
ＬＩＤａｎ，ＸＩＸｉｏ— ｎＮａｎｉｇ
（ｈｎａｇＵｉｒｉｅｈｏｇ，ｈｎａｇ１８０ＣｉａＳｅｙｎｎｅｓｙｏｃｎｌｙＳｅｙｎ１０７，ｈｎ）ｖｔｆＴｏ
Ａｂｓｒｃ：ＴｏｇｒｎｅｌｂｔｈｇｒｓｌｉｎｆｎＡ／ｃｏｖｒｅ，ａｉｈ— ｐｅｈｇｒｓｌｉｎｌｃｄｃｍｐａａｏｔａｔｕａａｔｅａ０一ｉｉｈ— ｅｏｕｔｏｏｒａＤｎｅｔｒｈｇｓｅｄｉｈ—ｅｏｕｔｏｃｏｋｅｏｒｔｒ
第ｌ８卷第ｌ０期
Ｖｏ．８１１Ｎ．０ｏ１
电子设计工程

cmos运算放大器和比较器的设计及应用

cmos运算放大器和比较器的设计及应用CMOS运算放大器和比较器是集成电路中常见的两种功能模块，它们在电子设备中的应用非常广泛。

本文将介绍CMOS运算放大器和比较器的设计原理和应用。

我们先来了解一下CMOS运算放大器。

CMOS运算放大器是一种基于互补金属氧化物半导体（CMOS）技术的放大器，它采用了互补对称的MOS管结构，具有低功耗、高增益、高输入阻抗和良好的共模抑制能力等优点。

CMOS运算放大器通常由差分放大电路和输出级组成。

差分放大电路是CMOS运算放大器的核心部分，它由两个互补对称的差分对（Differential Pair）和负反馈电路组成。

差分放大电路的输入信号通过差分对进行放大，然后经过负反馈电路进行稳定和控制。

通过调整差分对的工作电流和电压偏置，可以实现不同的放大倍数和频率响应。

CMOS运算放大器的应用非常广泛，主要包括模拟信号放大、滤波器设计、电压比较器、ADC/DAC等。

在模拟信号放大方面，CMOS运算放大器可以用于音频放大器、视频放大器、传感器信号放大等。

在滤波器设计方面，CMOS运算放大器可以用于实现低通滤波器、高通滤波器、带通滤波器等。

在电压比较器方面，CMOS 运算放大器可以用于比较两个电压大小并输出高低电平信号。

在ADC/DAC方面，CMOS运算放大器可以用于模拟信号的采样和转换。

接下来，我们来了解一下CMOS比较器。

CMOS比较器是一种用于比较两个电压大小的电路，它的输出是一个数字信号，表示两个输入信号的大小关系。

CMOS比较器通常由差分放大电路和输出级组成。

差分放大电路是CMOS比较器的核心部分，它由两个互补对和负反馈电路组成。

差分放大电路的输入信号通过差分对进行放大，然后经过负反馈电路进行稳定和控制。

通过调整差分对的工作电流和电压偏置，可以实现不同的比较阈值和响应时间。

CMOS比较器的应用非常广泛，主要包括电压比较、模拟信号判别、开关控制等。

在电压比较方面，CMOS比较器可以用于比较两个电压的大小并输出高低电平信号。

高速高精度钟控比较器的设计

1.2 钟控比较级钟控比较级响应时间的快慢直接影响着比较器的速度。该部分电路的原理主要是利用预放大器的输出控制比较级输入端电压的变化，即通过预放大级电路将比较器输入差值放大到大于比较级的阈值，避免了比较级的非稳态输出，从而把再生阶段初始时建立的较小的输入电压差在短时间内再生放大，提高了比较器的精度。该钟控比较级(图1)的两个交叉耦合MOS管VM10、VM11的互联实现了用正反馈环路结构提高比较级电路增益的目的。开关晶体管VM4、VM5、VM12、VM13、VM14、VM15共同控制比较级的工作状态，状态转换的快慢影响着比较级的再生速度，MOS开关的响应时间为，因此可以通过减小晶体管的尺寸来缩短比较级的再生时间，本设计中的开关晶体管均采用该工艺下最小尺寸。比较级电路有两种工作模式：复位模式与比较模式。当时钟信号clk为高电平时，VM4、VM5导通使预放大器采集并放大输入信号，VM12、VM13导通和VM14、VM15关断强制将再生节点电压Vo1，Vo2拉到低电平。当时钟信号clk为低电平时，VM4、VM5、VM12、VM13关断，VM14、VM15导通，系统进入比较模式。VM10和VM11栅源电压的不同将导致流过这两个晶体管电流的不同，两再生节点Vo1，Vo2电压上升的快慢就不同，电压上升较快的一端将会抑制另一端再生节点电压的上升，比较级电路正反馈的机制将会使再生节点电压差迅速增加。1．3 输出缓冲级目前，A／D转换器中的比较器通常在时钟的跳变沿处进行比较。本文设计的电路是通过在比较级电路后增加输出缓冲级(又称后放大级) ——正反馈的latch结构来实现的，其主要作用是把比较级电路的输出信号转化为逻辑电平(O V或5 V)。当使能信号enable为低电平时，VM24关断(图1)，再生节点电压无法作用于输出缓冲级电路，整个比较系统处于不工作状态。当enable为高电平时，VM24导通，输出缓冲级电路导通。当时钟信号clk为低电平时，VM18和VM19导通，VM16、VM17、VM20、VM21构成了一个首尾相接的放大器，根据比较级再生节点电压的不同将比较器的输出电压VOUT1，VOUT2迅速转化为全摆幅数字电平。当clk为高电平时，VM18和VM19关断，缓冲级电路进入锁存输出信号的状态，保证了输出结果的稳定性。2 电路的分析和优化2．1 比较速度在时钟信号clk为低电平时，钟控比较级电路进入再生阶段，此时该部分电路的小信号模型，。

一种高性能的CMOS电压比较器设计

电力电子 · ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ
一种高性能的ＣＭＯＳ电压匕较器设计
文／苟欣杨鸣
设计一种高性能的电压比较器，该比较器采用两级放大电路和推挽输出级电路，应用差分放大电路减少共模干扰，应用共源共栅电路减少失调电压，应用推挽输出级电路提高输出驱动能力。在Ｃａｄｅｎｃｅ环境下基于ＴＳＭＣ０．１８ｍＣＭＯＳ工艺下完成电压比较器的设计。仿真得到比较器的增益为９２．１２３ｄＢ，带宽为１０ＭＨｚ，上升延时为９１３ｐｓ，下降延时为７５４ｐｓ，失调电压为１５０ｕＶ，功耗为０．２８９ｍＷ，版图面积为２９．５６ｇｔｍｘ２５．６８ｕｍ。它具有高增益、低失调电压、低功耗等特点，可用于高精度测时电路中。
大器提供偏置电压。通过调节Ｍ管和Ｍ，管的宽长比，让差分放大器和共源放大器得到合适的工作电流，合理设计差分放大器和共源放大器，主要考虑输入失调电压、输入共模范围、
可能低，该电路选取Ｖｏｓ５＝Ｏ．２Ｖ，Ｖｒ，＝０．８Ｖ。因此，Ｖａｓ５Ｖｏｓ５＋ＶｒＮ＝ｌＶ。选取ＶＧｓ５＝ＩＶ。Ｖａｓ５＝２＝Ｖａｓ２＝ＩＶ，可以得到：ＶＤＳＩ＝ＶＧＳ１：Ｄ—Ｖｖｓ２＝２Ｖ
调存储技术（ＯＯＳ）对失调电压进行消除，增个推挽输出级电路，提升输出信号的驱动能力，电流为２０ｇＡ。由式（１）就可以得出（／Ｌ）Ｉ

一种高速高精度CMOS电流比较器

针对输入失调问题，文献［］６提出了一种补偿方法。
可是这种方法虽然从一定程度上降低了输入失调，却因为需要另加补偿电路，使得比较器的电路形式
变得复杂，且引入了因调零而产生的延时。文献［］７报导的双输入结构的电流比较器，在文献［］６的基础
上从一定程度上进一步降低了延时，提高了精度。然而，比较器的偏置电路复杂且不对称，该容易受工
艺偏差影响，引起较大的输入失调。另外，这个比较器的输入阻抗较大，在输入电流变化较小时会产生较大的延时。针对以上电路的缺点，本文提出了一
Hale Waihona Puke 结构由文献［］５提出，如图１所示，为简化起见，面后
省去了反相器。它是将两个共源共栅电流镜的输出
电流之差通过ＣＳＭＯ反相器比较放大，得到最后的
维普资讯
第２９卷第４期２００６年１２月
电子器件
ＣｈｎｓｏｒａｆＥｅｔｏｖｃｓｉｅｅＪｕｎｌｏｌｃｒｎＤｅｉｅ
Ｖ０．９Ｎｏ．１２４Ｄｅ．０６ｃ２０
ＡｖｌＨｉｈＳｅｄａｄＨｉｈＡｃｕａｙＣＭＯＳＣｕｒｎｍｐｒｔｒＮｏｅｇｐｅｎｇｃｒｃｒｅｔＣｏａａｏ
ＥＥＡｏＣ：５０２７Ｄ
一
种高速高精度ＣＭＯＳ电流比较器
柳娟娟，冯全源
（西南交通大学微电子研究所，成都６０３）１０１
摘
要：针对传统电流比较器速度慢，精度低等问题，提出了一种新型ＣＳ电流比较器电路。我们采用ＣＳＭＯＭＯ工艺

高速CMOS比较器

Vop M1
Vom M2
基本的锁存电路
clk
M15
M17
M18
Out-
M19 clk
Mp1 S2
M22 Vop M13
M16 M20
Out+
M21 clk
Mp2 S1
M12
Vom
clk
M14
再生锁存器结构
26
再生锁存器的失调电压分析
失调电压可从两个阶段分析：
第一个阶段：
VOS1

VTH 12,13
30
功能仿真
各钟输入下比较器的功能仿真结果
幅度为500mV的正弦信号，时钟周期为800ps
31
传输延迟仿真
传输延迟为300ps
比较器的传输延迟仿真结果 32
失调电压仿真
比较器的失调电压在-0.4mV~0.6mV
比较器的失调电压仿真结果 33
比较器的性能参数
功耗
传输延迟
最高工作频率
失调电压
VB
MB
I+in
M1 M2
I_in M7
Out+
M5 M6
clock
M3 M4
clock M9
clock M8
clock Out-
M10
动态预放大再生锁存比较器结构
20
预放大级的设计与优化
前置放大器的选择
0

1 2 f0
f0

fu A0
低增益大带宽
21
常见的几种放大器结构
VDD
M3
M4
M26
28
电路仿真结果及版图设计
SMIC 0.18μm CMOS 工艺的BSIM3V3 Spice模型，电源电压为1.8V。论文的设计仿真是在Cadence全定制 IC设计平台下完成，采用的是Spectre 软件。

一种高速高精度的CMOS比较器的电路

2009 年第 4 期
江利, 等: 一种高速高精度的 CMOS 比较器的电路
45
根据 A/ D 转换器的不同性能, 出现了多种结构形式的比较器电路。就工作速度而言, 有低速、高速和超高速; 就信号输入方式, 有单端输入和双端差分输入 2 种。本文提出一种高速高精度的 CMOS 比较器的设计, 采用三级差分比较加上一级动态 Lat ch 结构, 具有高速、高精度和低功耗等特点。运用了一种先进的输入失调消除方法, 使比较器的精度不受输入失调电压的影响, 从而实现了输入失调电压的消除。同时, 对该比较器的电路结构、增益、带宽、锁存时间常数也进行了分析。
第 2 卷第 4 期 2009 年 12 月
上海电气技术 JOU RNAL OF SH ANGH AI ELECTR IC TECH NOLOGY
文章编号: 1674- 540X( 2009) 04- 044- 04
Vol. 2 No. 4 Dec. 2009
一种高速高精度的 CMOS 比较器的电路
换的关键器件, 也得到了广泛地应用。高速比较器作为高速 A/ D 转换器的核心器件, 得到了很大地发展。比较器的精度和速度对 A/ D 转换器的性能起着至关重要的作用, 因此, 要实现高速 A/ D 转换期: 200 9- 1 0- 0 9 作者简介: 江利( 1 976- ) , 男, 博士研究生, 主要从事集成电路设计研究工作, E- mail: r iver0 556@ 1 63. com
Ke y words: high speed comparat or; CMOS comparat or; input offset cancellat ion; lat ch

高速低功耗钟控比较器的设计

高速低功耗钟控比较器的设计
李亮;臧佳锋;徐振;韩郑生;钟传杰
【期刊名称】《半导体技术》
【年(卷),期】2008()1
【摘要】在分析各种比较器的基础上,设计了一种高速低功耗的钟控比较器,着重优化了比较器的速度和功耗。

在SMIC0.35μmn阱CMOS工艺条件下,采用Cadence Spectre对电路进行了模拟。

结果表明,比较器的最高工作频率为200 MHz,精度为0.3 mV,在3.3 V的电源电压下,功耗仅为0.4 mW。

【总页数】5页(P11-14)
【关键词】钟控比较器;失调电压;正反馈;差分放大器
【作者】李亮;臧佳锋;徐振;韩郑生;钟传杰
【作者单位】江南大学;无锡友芯集成电路设计有限公司;中国科学院微电子研究所【正文语种】中文
【中图分类】TN431
【相关文献】
1.高速CMOS钟控比较器的设计 [J], 段吉海;覃宇飞;潘磊
2.高速低功耗数字逻辑比较器的电路设计 [J], 袁寿财;武华;王兴全
3.高速高精度钟控比较器的设计 [J], 李丹;辛晓宁
4.一种高速低功耗比较器设计 [J], 刘居敬;王海时;胡诗朋
5.一种高速低功耗比较器设计 [J], 刘居敬;王海时;胡诗朋
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高速CMOS锁存比较器的设计

高速CMOS锁存比较器的设计
赵海亮;刘诺;周长胜;马勋
【期刊名称】《微计算机信息》
【年(卷),期】2008(024)026
【摘要】本文设计了一款用于△-∑调制器的高增益高速CMOS锁存比较器.在两相互不交叠时钟的控制下,采用四级前置放大器完成对输入信号的采样、放大,高增益提高了比较器的精度并抑制了踢回噪声,采用正反馈的锁存器提高了比较的速度.采用一种新颖的共模反馈电路实现了对输出共模电平的稳定,并采用有效的措施限制了前级放大的差分输出摆幅.设计中采用高速度、传输延时较小的推挽输出,降低了整体功耗.
【总页数】3页(P255-257)
【作者】赵海亮;刘诺;周长胜;马勋
【作者单位】266071,四川,成都,电子科技大,微电子与固体电子学院;266071,四川,成都,电子科技大,微电子与固体电子学院;314000,浙江,嘉兴,中科院微电子所嘉兴电子设计与应用分中心EDA中心;314000,浙江,嘉兴,中科院微电子所嘉兴电子设计与应用分中心EDA中心
【正文语种】中文
【中图分类】TP332.2
【相关文献】
1.一种高速CMOS预放大锁存比较器 [J], 张奉江;张红;张正璠
2.高速低功耗CMOS动态锁存比较器的设计 [J], 李靖坤;杨骁;陈国晏;娄付军;邱伟彬
3.一种高速CMOS预放大锁存比较器 [J], 张奉江;张红;张正番
4.高速CMOS预放大-锁存比较器设计 [J], 宁宁;于奇;王向展;任雪刚;李竞春;唐林;梅丁蕾;杨谟华
5.新型高速低功耗CMOS预放大锁存比较器 [J], 杨赟秀;罗静芳;宁宁;于奇;王向展;刘源;吴霜毅;杨谟华
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一种高速低功耗迟滞CMOS比较器的分析与设计

为了防止 Vin 的变化范围过大而引起的前置放大级的一个支路截止，采用了二极管接法的 MC1 和 MC2 作为钳位 [7]，使 M31 管的漏端和 M41 管的漏端之间的压差总是小于 VTHN。可减小比较器的失调。 M1 和 M2 管的尺寸决定了本级的跨导和输入电容，进而决定了本级的增益和响应速度。而前置放大级的性能又直接决定了整个比较器电路的速度和敏感度。 2.2 正反馈级的分析与设计正反馈级由 M5、 M6、 M7、 M8、以及 M9、 M10、 M11、 M12 管组成。 M5 和 M8 管采用二极管连接的方式给 M6、 M7 和 M9、 M10 管提供稳定的栅压。通过把 M6 和 M7 管的栅极交叉互联，实现正反馈，以提高本级增益。 M9、M10 和 M11、 M12 管的作用是为正反馈级提供一个缓冲 [8,9]。以实现该级预加载和存储。
文章分析设计了一种具有内部迟滞效应的高速低功耗cmos比较器该比较器采用前置放大级正反馈级和输出驱动级级联的结构实现了对增益速度和功耗的优化
第 14 卷第 3 期 2009 年 6 月
文章编号： 1007-0249 (2009) 03-0052-04
电路与系统学报 JOURNAL OF CIRCUITS AND SYSTEMS
[1] [2] [3] [4] [5] [6] [7] [8] [9]
测试环境温度工作电压直流功耗 (20MHZ) 响应速度输入敏感电压输入电压范围
R Jacob Baker, Harry W Li, David E Boyce. CMOS: Circuit Design, Layout, and Simulation [M]. China Machine Press, P525-528. Yukawa A. A CMOS 8-Bit High-Speed AD Converter IC [J]. Solid-State Circuits IEEE Journal of, 1985, 20(3): 775-779. Figueiredo P M, Vital J C. Low kickback noise techniques for CMOS latched comparators [A]. Circuits and Systems, 2004. ISCAS '04. Proceedings of the 2004 International Symposium on [C]. 2004-05, 1: I-537-40. Lourans Samid, Patrick Volz, Yiannos Manoli. A Dynamic Analysis of a Latched CMOS Comparator [A]. IEEE. Circuits and Systems, 2004. ISCAS '04. Proceedings of the 2004 International Symposium on [C]. 2004-05, 1: I-181-4. Yang Wen-rong, Wang Jia-dong. Design and Analysis of a High-speed Comparator in a Pipelined ADC [A]. IEEE High Density packaging and Microsystem Integration, 2007.International Symposium on [C]. 2007-07. 1-3. Hadidi K, Temes G C. A High Resolution, Low Offset And High Speed Comparator [A]. Custom Integrated Circuits Conference, 1992, Proceedings of the IEEE 1992 [C]. 1992-05. 16.1.1-16.1.4. 李杰 , 吴光林 , 吴建辉 , 戚韬 . 一种低失调 CMOS 比较器设计 [J]. 电路与系统学报 , 2007, 12(1). Guermaz M B, Bouzerara L, Slimane A, Belaroussi M T, Lehouidj B, Zirmi R. High Speed Low Power CMOS Comparator for Pipeline ADCs [A]. IEEE Microelectronics, 2006 25th International Conference on [C]. 2006-05. 428-431. Razavi B, Wooley B A. Design techniques for high-speed, high-resolution comparators [J]. Solid-State Circuits, IEEE Journal of, 1992, 27, (12): 1916-1926.

高速比较器电路设计

高速比较器电路设计English Answer:High-Speed Comparator Circuit Design.High-speed comparators are essential components in various electronic systems, such as high-speed data converters, communication systems, and instrumentation. They are designed to compare two input signals and produce a digital output that indicates which signal is larger. The performance of a high-speed comparator is characterized by its speed, accuracy, and power consumption.To design a high-speed comparator, several factors need to be considered:1. Amplifier Design: The amplifier stage is the heart of the comparator. It should provide high gain and bandwidth to amplify the input signals and produce a clean digital output. Different amplifier topologies, such asdifferential amplifiers, folded-cascode amplifiers, and telescopic amplifiers, can be used depending on the desired performance.2. Regeneration Circuit: The regeneration circuit converts the amplified signal into a digital output. It typically consists of a positive feedback loop that amplifies the output signal and drives it to one of the two stable states (high or low). Several regeneration circuit topologies, such as latches, flip-flops, and sense amplifiers, can be used.3. Offset Cancellation: Input offset voltage is a critical parameter that affects the accuracy of the comparator. It is caused by mismatches in the amplifier stage and can lead to errors in the output. Various offset cancellation techniques, such as auto-zeroing, chopper stabilization, and correlated double sampling, can be employed to minimize the offset voltage.4. Layout Considerations: The layout of the comparator circuit plays a significant role in its performance. Properrouting of signals, placement of components, and grounding techniques are crucial to minimize parasitic effects and ensure stability.Design Example:As an example, a high-speed comparator circuit using a differential amplifier and a latch-based regeneration circuit can be designed. The differential amplifier provides high gain and bandwidth, while the latch circuit converts the amplified signal into a digital output. The input offset voltage can be minimized using auto-zeroing techniques. The layout can be optimized to minimize parasitic effects and ensure stability.Conclusion:High-speed comparator circuit design requires careful consideration of various factors, including amplifier design, regeneration circuit, offset cancellation, and layout considerations. By optimizing these parameters,high-performance comparators with high speed, accuracy, andlow power consumption can be achieved.中文回答：高速比较器电路设计。

高速比较器的分析与设计

摘要比较器是模数(A/D)转换器的重要组成部分，也是电子系统中应用较为广泛的电路之一。

比较器的性能，尤其是速度、功耗、噪声、失调，对整个模数转换器的速度、精度和功耗都有着至关重要的影响。

比较器的设计以开环高增益放大器的设计为基础。

这类比较器属于非线性的模拟电路，其输入和输出之间不存在线性关系。

比较器的系统级应用包括便携式和电池驱动的系统、扫描仪、机顶盒和高速差分线接收器。

基于预放大再生锁存理论，本文设计的比较器采用了预放大级结构和动态latch锁存器结构，在传统高速比较器电路结构的基础上应用开关运算放大器技术，提高了分辨率，降低了传输延时。

该比较器包括全差分结构的前置放大电路，反相器首尾连接成的双稳态结构为核心的动态再生锁存电路和由两个交叉NMOS晶体管和简单的PMOS共源放大输入组成的输出锁存电路。

当时钟信号为低电平时，输入信号和参考信号之差被前置放大电路放大，前置放大电路在获得大的带宽的同时达到较高的增益，有效的提高了比较器的速度，降低了比较器的输入失调电压，比较器输出相对应的逻辑电平，当时钟信号为高电平时，比较器输出被锁存到高电平。

关键词：高速比较器；CMOS；失调电压AbstractComparator is one of the most important units in ADCs and widely used in electronic systems.The performances of comparators,such as speed, power consumption,noise, and offset,strongly influence the speed,precision and power consumption of ADCs. V oltage detectors,voltage level transformer,voltage-frequency transformer,sampling/track and hold circuit, zero detectors, peak and delay line detectors all utilize comparators.Based on preamplifier-latch theory,this design of the comparator useing pre-amplifier stage with the structure and dynamic latch structure,on the basis of the traditional structure of high-speed comparator circuit switch,application switching operational amplifier technology, improve the resolution and reduce the transmission delay.the comparator includes a preamplifier circuit of fully differential structure,a regenerative latch whose key components are inverters connected end to end,and a simple output stage which is made up of two cross-coupled NMOS transistor and the PMOS common source amplifier.When clock is low, the difference between input signal and reference signal amplified by preamplifier circuit,Preamplifier circuit get a big bandwidth to achieve high gain in the same time,improve the speed of the comparator effectively,Reduces the input offset voltage of the comparator,comparator output corresponding to logic level.When the clock signal is high,the comparator output is latched to high.Key words：high-speed comparator; CMOS; Offset voltag目录摘要 (I)Abstract (II)1. 绪论 (1)1.1 课题背景、目的及意义 (1)1.2 国内外发展现状分析 (1)1.3 本文的工作内容和结构安排 (2)2. 比较器电路结构与工作原理 (4)2.1 比较器电路的分类与基本应用 (4)2.1.1比较器的分类 (4)2.1.2比较器的基本应用 (9)2.2 比较器的结构与工作原理 (11)2.2.1差分放大器的工作原理 (12)2.2.2锁存电路 (13)2.2.3输出放大级 (15)2.3 比较器电路的系统参数 (16)本章小结 (20)3. MOS工艺高速比较器电路的设计 (21)3.1 比较器结构的选择 (21)3.2 比较器失调的消除 (22)3.3 MOS比较器的设计 (24)3.3.1前置放大器的设计 (24)3.3.2判断电路的设计 (25)3.3.3总体设计 (25)3.4 电路的仿真 (27)本章小结 (29)结论 (30)致谢 (31)参考文献 (32)1. 绪论1.1 课题背景、目的及意义随着集成电路技术的不断发展和特征尺寸的持续缩小，数字集成电路已经基本能够同时达到高速和低功耗，利用数字系统处理模拟信号的情况变得更加普遍。

一种高速高精度比较器的设计

一种高速高精度比较器的设计
郭永恒;陆铁军;王宗民
【期刊名称】《微电子学与计算机》
【年(卷),期】2011(28)1
【摘要】基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为
1mW.
【总页数】4页(P50-53)
【关键词】高速比较器;低失调比较器;失调电压;预放大锁存比较器
【作者】郭永恒;陆铁军;王宗民
【作者单位】北京微电子技术研究所
【正文语种】中文
【中图分类】TN47
【相关文献】
1.一种用于ADC电路的高速高精度比较器设计 [J], 吴光林;吴建辉;杨军;饶进;罗春
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3.一种应用于高速高精度模数转换器的比较器 [J], 吴晓勇;马剑平
4.一种新型消除失调电压的高速高精度比较器 [J], 郭潘杰
5.一种高速高精度的CMOS比较器的电路 [J], 江利;赵志宾
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