AD9852的引脚说明
AD9852芯片在原子频标中的应用简介
AD9852芯片在原子频标中的应用简介引言被动型铷原子频标中，综合器模块完成以下功能：(1) 量子系统作为一个鉴频器，基态87Rb原子0-0跃迁的中心频率为6834.××××MHz，其中尾数部分××××频率由综合器产生。
(2) 为了实现微波磁共振探测，需要在微波信号上加一个键控小调频(调制频率为几十或上百赫兹)，这项功能亦由综合器来完成。
(3) 此外，对量子鉴频信号做同步鉴相时，需要提供同步鉴相参考信号且可移相，此项功能也由综合器完成。
在综合器的研发工作中，实际采用了一微处理器与AD9852配合使用，构成综合模块。
微处理器完成产生同步鉴相参考脉冲与79Hz键控调频方波信号的功能，通过将微处理器产生的方波信号引入DDS的键控调频引脚，由DDS产生5.3125MHz键控调频信号，经滤波后，送入后续混合电路环节中。
物理机制在一台实际的被动型铷原子频标中，由于各种因素的影响，原子谱线不可能是绝对对称的，尽管压控晶振的频率输出经射频倍频、综合、微波倍频混频后获得的实际频率可以精确等于谱线的峰值频率，但由于实际谱线不对称，经过伺服环路对量子系统输出鉴频信号的处理后，输出的纠偏电压中就具有调频频率的基波分量，该基波分量是一个伪误差电压，会使压控晶振频率拉偏，如图1所示。
图1 量子系统鉴频输出示意图若方波调频的深度保持不变，则这个频移量也不变，但是由于传统铷频标中采用了变容二级管调制电路，变容二级管是温敏元件，环境温度变化时，不可避免地将造成方波调频深度发生变化。
显然，当方波调频的深度增加时，附加频移量增加;当方波调频的深度减小时，附加频移量减小。
因此，铷频标中的谱线不对称，将会通过调制电路给铷频标带来温度系数。
故在设计时，将调制电路从变容二极管调制方式改为DDS键控调频调制方式。
直接频率合成AD9852主要由参考频率源、相位累加器、波形存储器(正弦函数功能表)、数模转换器及低通滤波器组成。
AD9850模块使用说明
3、与单片机的硬件连接及程序（串行送控制字方式）
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DDS 模块使用说明书 2009-07
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串行读写程序：该程序实现的是固定频点的输出 1KHZ
#include<regx51.h>
#include <intrins.h>
sbit FQ_QD_AD9850 = P1^0;
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DDS 模块使用说明书 2009-07
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FQ_QD_AD9850 = 0; } void Set_Freq(unsigned long int Freqency) {
freq= (unsigned long int)(34.36*Freqency); // SYSCLK = 125 MHz 2^32/125000000=34.36
W3=(unsigned char)freq&0xff; freq=freq>>8;
W2=(unsigned char)freq&0xff;
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DDS 模块使用说明书 2009-07
freq=freq>>8;
W1=(unsigned char)freq&0xff;
Parallel2Serial_AD9850(); } void main(void) {RST_AD9850=1;//复位模块电路 RST_AD9850=1; RST_AD9850=0;
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DDS 模块使用说明书 2009-07
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6、输出波形及频率特性（频谱仪测量） 10HZ 波形输出
AD9852中文
外文翻译AD9852性能指标： 性能指标：300MHZ 内部时钟 FSK,BPSK,PSK,CHIRP,AM 功能操作 双集成 12-位 D/A 转换器 超高速比较器，有效值为 3ps 抖动 外 部 动 态 性 能 ： 80db @100MHZ(+/-1MHZ)Aout 4 倍到 20 倍可编程参考时钟 双 48-位可编程频率寄存器 双 14-位可编程相位偏移寄存器 12-位幅度调制及可编程开关键控功能 单脚 FSK 和 BPSK 数据接口 通过 I/O 接口的 PSK 容量 带单脚频率控制功能的线性和非线性 FM 触发 功能 带斜坡的 FSK 在时钟发生器模式下的有效值小于 25ps 抖动 双向自动频率扫描 Sample 函数修正 简单化的控制接口 10MHz 串行，2-线或 3-线 SPI 兼容或 100MHz 并行 8-位可编程 3.3V 单线供应 SFDR 倍减功能 单端或不同的输入接口时钟 80-线的 LOFP 封装应用： 应用：灵活的本振频率合成 可编程的时钟发生器 为雷达和扫描系统提供的 FM 触发信源 检测设备 商用和业余用的射频振荡器总体概述： 总体概述：AD9852 数字合成器是一种高集成设 备，它采用先进的 DDS 技术，配上高速.高 性能的 D/A 转换器来实现灵活的数字化可 编程的合成器功能。
当接入精确时钟源时， AD9852 能产生一种高稳定度的， 频率-相位 -幅度-可编程的余弦波， 这种波可用在通信、 雷达中作为灵活的本振信号以及其他很多 用途。
AD9852 的改进型-高速 DDS 芯片可提 供 48 位频率分辨率。
截断到 17 位的相位确 保能产生优质的 SFDR.AD9852 的电路结构允 许输出信号的频率高达 150MHz， 这使其数字 上能以每秒高达 100MHz 的速率调谐成新的 频率。
第 1 页 共 35 页外文翻译AD9852目录性能指标 总体概述 … …….………..2 … ……. ………..2 控制寄存器描述…………………….23 内外部的时钟更新 振幅键控的形成 余弦 DAC 控制 DAC 同步功能的翻转 参考时钟加法器 AD9852 的编程 ……………25 …………….26 ……………..27 ……………..27 ……………..28 ………………28 ……………….29功能模块图……….. ………..2 明细表 …………………….3-6芯脚功能描述 ……………….7-8 芯脚配置 典型应用 简述 ……………….9 ………………14 ……………….15 …….15 …….16AD9852 工作模式描述 单音模式（模式 000）并口操作 ……………………………..29 串口操作 ……………………………30不带斜坡的 FSK（模式 001）17 带斜坡的 FSK（模式 010）…17 触发（模式 011） ……..21串行接口总体操作…………………….32 指令字节 串口脚描述 MSB/LS 转换 …………………………….33 ………………………….34 ……………………….34基本调频脉冲的编程步骤……22 相移键控模式(模式 100) …….22 AD9852 的使用 …………….25串口操作注意事项…………….23第 2 页 共 35 页外文翻译AD9852明细表测试 参数 参考时钟输入特点 内部系统时钟频率范围 外部参考时钟频率范围 参考时钟倍频使能 参考时钟倍频不使能 占空比周期 输入电容 输入补偿 不同模式 共同模式电压范围 最小信号幅度 共同模式范围 VIH (单端模式) VIL (单端模式) DAC 标准输出特点 输出刷新数率 分辨率 余弦和控制 DAC 的全尺度输出电流 接收错误 输出偏移 微分的非线性 积分的非线性 输出补偿 允许的电压范围 满 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ I IV IV I I I I IV I -0.5 0.3 0.6 100 +1.0 -0.5 5 -6 12 10 20 +2.25 2 1.25 1.66 0.3 0.6 100 +1.0 5 -6 300 12 10 20 +2.25 2 1.25 1.66 200 MSPS Bits mA % FS uA LSB LSB KΩ V 25℃ 25℃ 25℃ 25℃ IV IV IV IV 800 1.6 2.3 1 1.75 1.9 800 1.6 2.3 1 1.75 1.9 mVp-p V V V 满 满 25℃ 25℃ 25℃ VI VI IV IV IV 5 5 45 50 3 100 75 300 55 5 5 45 50 3 100 50 200 55 MHZ MHZ % PF KΩ 满 VI 5 300 5 200 MHZ 温度 电平 AD9852ASQ 最小 类型 最大 AD9852AST 最小 类型 最大 单位第 3 页 共 35 页外文翻译AD9852DAC 动态输出特性 DAC 宽带 SFDR 1MHZ 到 20MHZ AOUT 20MHZ 到 40MHZ AOUT 40MHZ 到 60MHZ AOUT 60MHZ 到 80MHZ AOUT 80MHZ 到 1000MHZ AOUT 100 MHZ 到 1200MHZ AOUT DAC 窄带 SFDR 10MHZ AOUT (±1MHZ) 10MHZ AOUT (±250KHZ) 10MHZ AOUT (±50KHZ) 41MHZ AOUT (±1MHZ) 41MHZ AOUT (±250kHZ) 41MHZ AOUT (±50kHZ) 119MHZ AOUT (±1MHZ) 119MHZ AOUT (±250kHZ) 119MHZ AOUT (±50kHZ) 残留的相位噪音 （AOUT=5MHZ,外部时钟=30MHZ 参考时钟倍频系数为 10X) 1kHZ 偏置 10kHZ 偏置 100kHZ 偏置 （AOUT=5MHZ, 外部时钟=30MHZ 参考时钟倍频系数通过) 1kHZ 偏置 10kHZ 偏置 100kHZ 偏置 传输延迟 相位累加器和 DDS 核 sinc 翻转滤波器 数字倍乘器 25℃ 25℃ 25℃ V V V 30 12 11 30 12 11 SycClk Cycle SycClk Cycle SycClk Cycle 25℃ 25℃ 25℃ V V V 142 148 152 142 148 152 dBc/HZ dBc/HZ dBc/HZ 25℃ 25℃ 25℃ V V V 140 138 142 140 138 142 dBc/HZ dBc/HZ dBc/HZ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ V V V V V V V V V 83 83 91 82 84 89 71 77 83 83 83 91 82 84 89 dBc dBc dBc dBc dBc dBc dBc dBc dBc 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ V V V V V V 58 56 52 48 48 48 58 56 52 48 48 dBc dBc dBc dBc dBc第 4 页 共 35 页外文翻译AD9852测 参数 温度 试 电 平 重置持续时间 比较器输出特性 输入电容 输入阻抗 输入电流 滞后量 比较器输出特性 逻辑“1”电压，高 Z 阻抗 逻辑“0”电压，高 Z 阻抗 输出功率，50Ω阻抗，120MHZ 触发率 传播延时 输出占空比周期错误 上升时间，5PF 阻抗 触发率，高 Z 阻抗 触发率，50Ω阻抗 输出周期—周期抖动 比较器窄带 SFDR 10MHZ (±1MHZ) 10MHZ (±250KHZ) 10MHZ (±50KHZ) 41MHZ (±1MHZ) 41MHZ (±250kHZ) 41MHZ (±50kHZ) 119MHZ (±1MHZ) 119MHZ (±250kHZ) 119MHZ (±50kHZ) 时钟产生输出抖动 5MHZ AOUT 40MHZ AOUT 100MHZ AOUT 串口测时特性 TASU (地址设置时间到 WR 信号激活) TADHW (地址持续时间到 WR 信号不激活) TDSU (数据设置时间到 WR 信号激活) TDHD （数据持续时间到 WR 信号激活） TWRLOW (WR 信号为低的最少时间) TWRHIGH(WR 信号为高的最少时间) TWR (WR 信号最小时段 TADV (地址到数据有效时间) 满 满 满 满 满 满 满 满 IV IV IV IV IV IV IV IV 25℃ 25℃ 25℃ V V V 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ V V VI V V V V V 满 满 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ 25℃ VI VI I IV I IV IV IV IV 25℃ 25℃ 25℃ 25℃ V IV I IV 25℃ IVAD9852ASQ 最小 类型 最大AD9852AST 最小 类型 最大 单位1010SycClk Cycle3 500 ±1 10 ±5 203 500 ±1 10 ±5 20pF kΩ uA mVp-p3.1 0.16 9 11 3 -10 ±1 2 300 375 350 400 4.0 +103.1 0.16 9 11 3 -10 ±1 2 300 300 350 400 4.0 +10V V dBm ns % ns MHZ MHZ Ps rms84 84 92 76 82 89 73 73 8384 84 92 76 82 89dBc dBc dBc dBc dBc dBc dBc dBc dBc23 12 723 12 7Ps rms Ps rms Ps rms8.0 0 3.0 0 2.5 7 10.5 15 57.58.0 07.5ns ns1.63.0 01.6ns ns1.82.5 7 10.51.8ns ns ns1515 5 15 1015ns ns 15 10 ns nsTADHR(持续时间地址到 RD 信号不激活) 5 页 共 35 IV 满 第 页 TRDLOV (RD 低—输出有效) 满 IV TRDHOZ (RD 高—三端数据) 满 IV外文翻译AD9852并口测时特性 TPRE （CS 设置时间） TSCLK (串行数据时钟周期) TDSU(串行数据设置时间) TSCLK PWH(串行数据时钟高脉冲宽度) TSCLK PWL(串行数据时钟低脉冲宽度) TDHLD(串行数据持续时间) T DV(数据有效时间) CMOS 逻辑输入 逻辑“1”电压 逻辑“0”电压 逻辑“1”电流 逻辑“0”电流 输入电容 25℃ 25℃ 25℃ 25℃ 25℃ I I IV IV V 3 2.2 0.8 ±5 ±5 3 2.2 0.8 ±12 ±12 V V uA uA pF 满 满 满 满 满 满 满 IV IV IV IV IV IV V 30 100 30 40 40 0 30 30 100 30 40 40 0 30 ns ns ns ns ns ns ns管脚描述管脚号 1-8 9,10,23, 24,25,73, 74,79,80 11,12,26， 27,28,72, 75,76,77,78 13,35,57, 58,63 14-19 （17） 管脚名 D7—D0 DVDD 功能 八位双向并行数据输入，只用在并行编程模式中。
基于AD9850的信号发生器设计说明
基于AD9850的信号发生器设计摘要介绍ADI 公司出品的AD9850 芯片,给出芯片的引脚图和功能。
并以单片机AT89S52 为控制核心设计了一个串行控制方式的正弦信号发生器的可行性方案,给出了单片机AT89S52 与AD9850 连接电路图和调试通过的源程序以供参考。
直接数字合成（DDS）是一种重要的频率合成技术，具有分辨率高、频率变换快等优点，在雷达及通讯等领域有着广泛的应用前景。
系统采用AD9850为频率合成器，以单片机为进程控制和任务调度的核心，设计了一个信号发生器。
实现了输出频率在10Hz~1MHz围可调，输出信号频率稳定度优于10-3的正弦波、方波和三角波信号。
正弦波信号的电压峰峰值Vopp能在0~5V围步进调节，步进间隔达0.1v,所有输出信号无明显失真，且带负载能力强。
该电路设计方案正确可行,频率容易控制,操作简单灵活,且具有广阔的应用前景。
关键词：信号发生器；直接数字频率合成；AD9850芯片；AT89S52单片机AbstractOn the basis of direct digital synthesis(DDS)principle, a signal generator was designed , using AT89S52 single chip machine as control device and adopting AD9850 type DDS device .Hardware design parameters were given .The system can output sine wave ,square wave with wide frequency stability and good waveform .The signal generator has stronger market competitiveness , with wide development prospect ,in frequency modulation technology and radio communication technology fields.Key words: signal generator ；direct digital synthsis；AD9850；AT89S52目录第一章绪论 (1)1.1背景 (1)1.2问题的提出 (2)1.3论证方案 (2)1.4总体设计框图 (3)第二章 DDS技术产生信号的基本原理 (5)2.1DDS简介 (5)2.2频率预置与调节电路 (5)2.3累加器 (6)2.4控制相位的加法器 (6)2.5控制波形的加法器 (6)2.6波形存储器 (6)2.7D/A转换器 (7)2.8低通滤波器 (7)2.9数字波形合成的理论分析 (8)第三章芯片的简介 (9)3.1AD9850结构与性能 (9)3.2AD9850的控制字与控制时序 (11)3.3 AT89S52结构与性能 (12)3.4 24C02结构与性能 (15)3.5MAX232的结构与性能 (16)3.6RT1602结构与性能 (17)第四章主要硬件的总体设计 (19)4.1AD9850与单片机的接口电路 (19)4.2 LCD与单片机的连接 (20)第五章软件部分设计 (21)第六章用到的数学原理 (24)6.1数学原理 (24)6.2算法比较和选择 (26)6.2.1采样回放法 (26)6.2.2查表法 (27)6.2.3泰勒级数展开法 (27)6.2.4数字正弦振荡器法 (27)6.2.5递推数列法 (28)第七章电路原理图的绘制 (31)7.1一般步骤 (31)7.2原理图的绘制 (31)结束语 (32)致 (33)第一章绪论1.1背景在电子技术领域中，也就是所谓的信号源号源有很多种，包括正弦波信号源、函数发生器、脉冲发生器、扫描发生器、任意波形发生器、合成的信号源等，经常要用一些信号作为测量基准信号或输入信号。
高性能DDS芯片-AD9852的应用研究
国讥技求２００１年第４期研究与开发ＲＥＳＥＡＲＣＨ＆ＤＥＶＥＬｏｌ懒ＥＮＴ文章编号：１００１—８９３Ｘ｛２００１）０４—００５２—０４高性能ＤＤＳ芯片一ＡＤ９８５２的应用研究郭德淳，费元春（北京理工大学电子工程系，北京１０００８１）【摘要】本文介绍了一种高性能ＤＤＳ芯片一ＡＤ９８５２应用的研究结果。
该合成器的ＤＤＳ芯片选用ＡＤ公司最新推出的ＡＤ９８５２，其宽带杂散优于６０ｄＢｃ，频率捷变时间小于２００ｒｉｂ。
本文在讨论ＡＤ９８５２组成与功能的基础上，对其在频率综合、波形合成和跳频通信系统中的应用进行了研究。
’关键词：直接数字合成；杂散；混频；跳频中图分类号：ＴＮ９１４．４；ＴＮ７４１文献标识码：Ａ一、引言频率源是雷达、通信、电子对抗等电子系统实现高性能指标的关键，很多现代电子设备和系统的功能实现都直接依赖于所用频率源的性能。
随着数字集成电路和微电子技术的发展，直接数字频率合成（ＤＤＳ）逐渐体现出其具有的相对带宽很宽、频率转换时间极短、频率分辨率很高、输出相位连续、可输出宽带正交信号、可编程及全数字化结构便于集成等优越性能。
ＤＤＳ将先进的数字信号处理理论与方法引入频率合成领域，从相位的概念出发，采用了数字采样技术进行信号合成。
、’二、ＡＤ９８５２组成与功能ＡＤ９８５２是ＡＤ公司采用先进的ＣＭＯＳ技术最新生产的直接频率合成器芯片。
ＡＤ９８５２的ＤＤＳ系统用双４８ｂｉｔ可编程频率寄存器（一路为频率控制字，另一路为步进频率控制字），在数据进入正弦查表之前被截断成１７ｂｉｔ，最后由内部直接集成的１２ｂｉｔ的ＤＡＣ产生模拟信号输出。
ＡＤ９８５２时钟频率为３００ＭＨｚ，提供了４８ｂｉｔ的频率分辨率，其相位量化到１７位，保证了极好的数字自由杂散动态范围（ＳＦＤＲ）。
滤波后的正弦输出经过内部的比较器可转换为一方波用于时钟产生器。
ＡＤ９８５２还提供了１４位的数控相位调制和ＰＳＫ。
１２位ＤＡＣ以及最新的ＤＤＳ结构提供了极好的宽带和窄带输出ＳＦＩ）Ｒ。
AD9852寄存器说明及使用
一:控制寄存器说明Comp PD: 开关比较器输出,PIN42,PIN43比较器输入端,P37比较输出,打开PD后,有方波输出,=1关Control DAC PD:开关振幅控制输出,专门针对PIN52输出的余弦信号做振幅调制,=1关DAC PD:开关DAC转换,=1关MOD2~MODE0:工作模式Int/Ext Updata clock:使用内部时钟更新送出9852的数据或者使用外部信号控制;=1,使用内部时间更新,这时对寄存器0x16~0x19写入更新时间.=0使用外部信号控制,送数结束后,由一个_/-----\_信号更新用户编程的控制数据放在缓冲寄存器里, 要使缓冲寄存器里的数据传送到DDS 运行核心就要时钟更新。
时钟更新有两种方式：内部和外部。
外部就是在PIN20提供一个外部时钟（上升沿）信号内部就是一个32位的减计数器组成。
外部更新效果要好。
DAC控制寄存器可输出一个98mv~443mv的DC值0~2047 260mv~MAX2048~4095 MIN~260mv默认为260mvOSK EN 设置为高电平使数字倍增器使能。
否者，如果OSK EN位被设置为低，数字倍增器负责控制振幅将会被旁路，I和Q的输出会被设置为满振幅。
OSK INT 逻辑高选择的是输出幅度渐变上升或者下降功能的线性内部控制。
在OSK INT位上是低电平时，转换为用户可编程12位寄存器的数字倍增器的控制，允许用户以任何方式改变振幅的转换“通断整形键控”功能使用户控制数模变换器的输出幅度渐变上升和下降, 可减小反冲频谱和突发的数据,两个都为高时，幅度内部线性控制，如果“Shaped keying”端是高电平, 输出幅度线性增大到满幅度, 并且一直保持到“Shaped keying”端变为低电平时, 又线性降到零幅度，过渡时间又用户编程控制。
OSK EN为高，OSK INT为低时，幅度由程序控制，OutputShape Key1的值决定幅度。
AD9852芯片介绍
参考文献1黄智伟.无线发射与接收电路设计.北京航空航天大学出版社,2004:806-8302Analog Devices，Inc.CMOS 300MHz Complete-DDS AD9852. Analog Devices，Inc.1999：1-35声明在本研究中，主时钟、系统时钟和采样时钟三者是等效的。
词汇表REFCLK 参考时钟FACC 频率累加器PACC 相位累加器LUT 正弦查询表CMP 比较器FTW 频率调谐字PAR 相位调节寄存器Single-Tone 单音Shaped Keying 整形键控第x章AD9852的详细研究x.1 AD9852概述AD9852数字合成器是一种采用先进DDS技术和0.35μm CMOS技术的高度集成芯片，内部有一高速、高性能的D/A转换器和比较器，能实现一个数控的捷变合成器功能。
接上精密时钟源，AD9852能产生一个高稳定、频率/相位/幅度可编程的正弦输出，可作为通信、雷达等应用中的捷变本机振荡器。
AD9852改进型高速DDS核提供了48位频率分辨力（300MHz主时钟时，1μHz的调谐步进值）。
相位截断为17位，保证了优越的SFDR(无杂散动态范围)。
AD9852的体系结构允许理想的输出正弦波频率达到150MHz，并能以100MHz 的速率进行频率调谐。
在捷变时钟发生器应用中，可将正弦输出（经外部滤波）通过内置的比较器转换成方波信号，若再结合用户可自由配置的DAC作为参考电压的提供者，还能产生占空比可程控的矩形脉冲信号。
芯片提供了两个14位相位寄存器，并为BPSK操作提供了一个单独控制引脚。
片上12位的DAC，结合改进型DDS体系结构，提供极好的宽带和窄带输出SFDR。
12位的数字倍频器允许可编程振幅调制、整形开关键控和对输出幅度进行精确地控制。
线性脉冲调制功能促使宽带扫频更为容易。
与此同时，AD9852内部还集成了一个可编程的4X~20X的倍频器，可利用一较低频率的外部基准时钟产生300MHz的内部主时钟。
AD9852用法说明
AD9852的引脚说明：D7—D0: Pin1—8，并行编程模式下的8位并行数据I/O口。
A0—A5: Pin14—19，并行编程模式下的6位并行地址口。
其中，Pin 17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用((2线模式)。
DVDD: Pin9,10,23,24,25,73,74,79,80，数字电路电源端，相对于数字地3.3V 供电，3.135V—3.465V可保证设计指标。
DGND: Pinll,12,26,27,28,72,75,76,77,78，数字地。
AVDD: Pin31,32,37,38,44,50,54,60,65，模拟电路电源端，相对于模拟地3.3V 供电，3.135V—3.465V可保证设计指标。
电路设计时，应加强DVDD和AVDD之间的去藕，以防噪声相互串扰。
AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模拟地。
NC: Pin13,35,57,58,63，内部无连接的引脚，布线时可以悬空。
I/O UD: Pin20，频率更新端口。
要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少8个系统时钟周期的高电平，使DDS芯片按照所设置的方式运行。
频率更新也可以设置成内部更新模式，这时DDS按照UDC寄存器设置的值定时自动更新频率，同时输出持续8个系统时钟周期高电平的同步信号。
WRB/SCLK: Pin21，并行模式下的读控制端，与串行模式时钟信号输入端复用。
RDB/CSB: Pin22，并行模式下的写控制端，与串行模式片选端复用。
FSK/BPSK/HOLD: Pin29，多功能复用引脚。
FSK工作模式下，低电平选择频率F1，高电平选F2; BPSK模式时，低电平选相位1，高电平选相位2 ; Chirp 模式时，高电平使DDS输出保持当前频率。
AD9852应用
•”••5国外电子元器件6’••‘年第“期’••‘年“月p新特器件应用‘概述¡¤™˜•’数字直接频率合成器是高度集成化芯片Œ它采用先进的¤¤³技术Œ结合内部高速!高性能¤•¡转换器和比较器Œ以形成可编程!可灵活使用的频率合成功能"当提供给¡¤™˜•’精确的频率时钟源时Œ¡¤™˜•’将产生高稳定!频率相幅可编程的正弦波Œ该正弦波可作为信号源广泛应用于通信工程!雷达以及许多其它设施"¡¤™˜•’使用先进的•Ž“•微米£-¯³技术Œ其工作电压仅为“Ž“¶Œ另外Œ¡¤™˜•’还有如下主要性能šp含有“••-¨Ú内部时钟›p具有集成化的‘’位¤•¡输出›p超高速!每秒抖动偏差仅“²-³›p具有良好的动态性能š在‘••-¨Ú输出时仍具有˜•Ä¢³¦¤²›p内含”*’•倍可编程参考时钟倍乘器›p带有双向”˜位可编程频率寄存器和双向‘”位可编程相位寄存器›p具有‘’位振幅调谐和可编程的³ÈÁÐÅįΕÏÆÆ«ÅÙÉÎÇ功能›p具有单脚¦³«和°³«数据接口›p¨¯¬¤引脚具有线性或非线性¦-线性调频功能›p¦³«的线性频率在时钟发生模式下的总偏差小于’•ÐÓ²-³›p可自动进行双向频率扫描›p可进行³ÉΈ؉•Ø校正›p有简化的控制接口š‘•-¨Ú的串行两线或三线外围接口‘••-¨Ú的˜位并行程序设计接口p采用“Ž“¶供电›p具有多路低功耗功能›p可采用单端或差分参考时钟输入›p采用小型˜•引脚¬±¦°ˆ‘”@‘”@‘Ž”Í͉封装形式"’引脚功能及工作原理¡¤™˜•’的引脚功能如表‘所列Œ图‘所示为其内部功能框图"它的引脚排列是以左上脚标志点为‘逆时针排列Œ每侧各有’•个引脚"该芯片由外部控制逻辑输入数据和地址并通过读!写程序寄存器置值和控制¤¤³的工作模式Œ同时Œ参考时钟频率通过可编程参考时钟倍乘器!¤¤³!反向正弦滤波器!计数倍乘器!两个“••-¨Ú的‘’位数模转换器来输出模拟信号并以选定的工作模式进行工作"¡¤™˜•’在控制寄存器地址‘¦¨处有三位选择模式位Œ可组成五种可编程工作模式"见表’"在³©®§¬¥•´¯®¥ˆ•••‰模式下可使用户控制如下信号量Œ即š输出频率的”˜位分辨率!输出直接数字频率合成器¡¤™˜•’及应用清华同方七一三厂开发院刘芳AD9852Co m p l e te-D DS and I ts A pp l ica t ion¬ÉÕ¦ÁÎÇ摘要š¡¤™˜•’是美国¡®¡¬¯§¤¥¶©£¥³公司生产的新型直接数字频率合成器ˆ¤¤³‰Œ具有频率转换速度快ˆ小于‘LÓ‰!频谱纯度高!工作温度范围宽ˆ•’•e*‹˜•e‰!集成度高等特点Œ是一种使用方便灵活!功能较强的芯片"¡¤™˜•’由带有”˜位相位累加的数控振荡器!可编程参考时钟倍乘器!反向正弦滤波器!计数倍乘器!两个“••-¨Ú‘’位数模转换器!高速模拟比较器和接口逻辑组成"可用于本振合成回路Œ高精度时钟发生器和¦³«•¢°³«调制"文中介绍了¡¤™˜•’的工作原理!引脚功能以及具体应用"关键词š¡¤™˜•’›直接数字频率合成器ˆ¤¤³‰›¡¤™˜•’分类号š´®—”’Ž‘文献标识码š¢文章编号š‘••–•–™——ˆ’••‘‰•“•••”•••“•”‘•直接数字频率合成器¡¤™˜•’及应用图‘¡¤™˜•’内部功能图振幅的‘’位分辨率!固定状态时用户定义的可控制振幅!可变状态时的可编程振幅控制!自动可编程的单脚控制键!/³¨¡°¥¤¯®•¯¦¦«¥¹©®§0和相位输出的‘”位分辨率"所有这些均可调制成˜位并行表‘ ¡¤™˜•’的引脚符号及功能引脚号符号功 能‘*˜¤—*¤•并行程序设计模式中Œ˜位双向并行数据输入口™Œ‘•Œ’“Œ’”Œ’•Œ—“Œ—”Œ—™Œ˜•¤¶¤¤数字回路单端供电电压“Ž“¶‘‘Œ‘’Œ’–Œ’—Œ’˜Œ—’Œ—•Œ—–Œ——Œ—˜¤§®¤数字地‘“Œ“•Œ•—Œ•˜Œ–“®£空脚‘”*‘™¡•*¡•并行程序设计模式中Œ程序寄存器的–位并行地址输入口›串行模式中Œ¡•Œ¡‘Œ¡’具有第’功能‘—¡’•©¯²¥³¥´非法程序协议的无应答串口总线复位"这种方式下复位串口总线不影响程序原先值Œ也不恢复程序初始值‘˜¡‘•³¤¯“线串口通信模式中Œ单向串口数据输出‘™¡••³¤©¯’线串口通信模式中Œ双向串口数据输入输出’•©•¯ µ¤双向频率更新标志"控制寄存器选择输出输入方向"选定为输入时Œ上升沿将程序寄存器的数据送给用于数据处理的©£内部区域›©•¯µ¤作为输出时Œ˜个系统时钟周期的输出脉冲ˆ低到高‰表明有内部时钟发生’‘·²¢•³£¬«若选择并行模式Œ此引脚为·²¢功能Œ写并行数据到程序寄存器›此引脚还有³£¬«功能Œ串口时钟信号与串口程序总线相连Œ数据在上升沿时传送’’²¢¤•£³¢选择并行模式Œ此引脚为²¤¢功能Œ读程序寄存器的数据›此引脚还有£³¢功能Œ置低Œ作为串口数据总线的片选’™¦³«•¢°³«•¨¯¬¤可由程序控制寄存器选择何种功能的多功能引脚"¦³«模式时Œ初始频率设为逻辑低Œ终点频率为逻辑低›¢°³«模式时Œ相位‘为逻辑低Œ相位’为逻辑高›线性调频模式时Œ若此脚为高Œ则¨¯¬¤功能使频率累加器保持当前频率暂停扫频Œ为低时Œ继续线性扫频“•³¨¡°¥¤«¥¹©®§用此功能需在程序寄存器中设初值"逻辑高时Œ余弦¤¡£输出是以编程速率从最低到最高线性输出›逻辑低时Œ相反“‘Œ“’Œ“—Œ“˜Œ””Œ••Œ•”Œ–•Œ–•¡¶¤¤模拟回路供电电压Œ“Ž“¶““Œ“”Œ“™Œ”•Œ”‘Œ”•Œ”–Œ”—Œ•“Œ•™Œ–’Œ––Œ–—¡§®¤模拟地“–¶¯µ´内部高速比较器正向输出脚"与£-¯³门电路一样Œ可驱动‘•Ä¢Í ••8负载•”’•5国外电子元器件6’••‘年第“期’••‘年“月表’ 模式选择表-ÏÄÅ’-ÏÄÅ‘-ÏÄÅ• 结 果•••³©®§¬¥•´¯®¥••‘¦³«•‘•²¡-°¥¤¦³«•‘‘£¨©²°‘••¢°³«口Œ因此可允许¦-!¡-!°-!¦³«!°³«!¡³«等操作"在µ®²¡-°¥¤¦³«ˆ••‘‰模式时Œ¤¤³频率输入遵循以下原则š若要求输入Æ´·‘!Æ´·’和’™脚的逻辑值时Œ如果’™脚为低电平Œ则选择Æ´·‘Œ为高时选择Æ´·’Œ其频率的改变方式是相位的快速连续变化"若去掉Æ´·’和’™脚逻辑值Œ则转化为³©®§¬¥•´¯®¥模式"在µ®2²¡-°¥¤¦³«模式下Œ频率从Æ´·‘到Æ´·’的变化是瞬时的"这种简单方式的运行效果非常好Œ是数字通信的可靠模式Œ然而Œ它同时也是²¦频谱的一种浪费"在²¡-°¥¤¦³«ˆ•‘•‰模式Œ频率从Æ´·‘到Æ´·’的改变并不是瞬间变化的Œ而是在频率扫描状态下进行的"²¡-°¥¤¦³«可提供比传统¦³«方式更好的!逐步瞬间频率变化良好的带宽量"寄存器必须设置指示¤¤³的步长和每一步的扫描时间"而且Œ控制寄存器的£¬²¡££‘位必须有一个脉冲ˆ低)高)低‰Œ以保证在操作前频率累加器在全零状态下开始"£¨©²°ˆ•‘‘‰模式Œ也称为线性调频脉冲"大多数£¨©²°系统使用线性¦-扫描类型"这种扩频调制特性还能实现增益处理"在雷达系统中Œ使用£¨©²°可达到与单频雷达系统相同的效果Œ并能减少操作人员的工作量"¢°³«ˆ‘••‰模式Œ¢°³«是一个二进制!二相!双极性的相位转换键Œ这也是对¡¤™˜•’的©和±输出有相同影响的两个可编程‘”位相位偏移输出的选择"利用¢°³«脚ˆ’™脚‰的逻辑值可控制相位调谐‘和’"在¢°³«为低时Œ选择相位调谐寄存器‘›为高时Œ选择’"“应用图’给出了¡¤™˜•’的一种应用Œ利用该系统可实现高性能指标的短波线性扫描功能Œ并可达到如下指标š频率范围š’-¨Ú*“•-¨Ú›•”“•p 新特器件应用高精度串行¡•¤芯片£³••’‘•’“及其应用湖南大学王永学黎福海周明黄娈Hi g h P re cis ion Se r ia l AD C CS5521/23and I ts A pp l ica t ion·ÁÎǹÏÎÇØÕŬɦÕÈÁɺÈÏÕ-ÉÎǨÕÁÎǬÕÁÎ摘要š£³••’‘•’“是£©²²µ³¬¯§©£公司生产的‘–位高精度串行¡•¤芯片Œ它内含仪表放大器!可编程增益放大器!数字滤波器和自校正及系统校正电路等"文中介绍了£³••’‘•’“芯片的内部结构及性能特点Œ并通过一个简单的例子介绍了该芯片的应用电路及软件流程"关键词š高精度›串行›¡•¤›£³••’‘•’“分类号š´®—™‹’文献标识码š¢文章编号š‘••–•–™——ˆ’••‘‰•“•••”“••“‘概述£³••’‘是£©²²µ³¬¯§©£公司生产的‘–位高精度串行¡•¤Œ该芯片内集成了一个仪表放大器!一个可编程增益放大器!多路开关!数字滤波器!自校正和系统校正电路"通过简单的串行连接Œ£³••’‘•’“便可方便地由-£µ控制Œ以实现多通道高精度的¡•¤转换Œ且价格低廉Œ适合于多种应用场合"£³••’‘主要有如下特点šp 线性误差不大于•Ž••‘•…›p 单•双极性缓冲输入Œ量程有’•Í¶!••Í¶!‘••Í¶!‘¶!’Ž•¶!•¶等›p 内带一个斩波放大器›p 内含电荷泵驱动电路›p 内含差分多路开关›p 具有转换数据¦©¦¯›p 具有’位输出锁存›p 有与-°µ的三线接口ˆ³£¬«Œ³¤¯Œ³¤©‰›p 功耗小Œ仅为‘Ž˜Í·›p 含系统校正和自校正电路"’£³••’‘•’“的引脚排列和功能£³••’“采用¤©°’”封装形式Œˆ£³••’‘只有两个差分输入通道Œ其余相同‰Œ各引脚标号及功能介绍如下š¸©®ˆ‘’‰Œ¸¯µ´ˆ‘“‰š时钟信号输入输出›£³ˆ‘‘‰š片选信号›³¤©ˆ‘•‰Œ³¤¯ˆ‘”‰š串行数据输入Œ输出端›¡•ˆ˜‰Œ¡‘ˆ‘˜‰š逻辑输出›¡©®‘‹ˆ“‰Œ¡©®‘•ˆ”‰Œ¡©®’‹ˆ’’‰Œ高精度串行¡•¤芯片£³••’‘•’“及其应用图’¡¤™˜’•具体电路杂散抑制š优于–•Ä¢›扫描线性š[‘••L Ó›频率转换时间š小于‘L Ó›谐波输出š小于–•Ä¢›该短波线性扫描¤¤³电路采用直接数字频率合成器¡¤™˜•’之后Œ当微机送出起始扫描频率时Œ¡¤™˜•’就会自动以频率间隔为‘¨Ú开始扫频Œ扫频功能受微机控制Œ采用该电路可实现’*“•-¨Ú的扫频!复位!启始!暂停!速率变换!频率滑动等功能"因此Œ该线性扫描仪不仅具有换频速度快!频率分辨率高!输出频谱纯等优点Œ同时还代表了短波频率合成器最新的发展方向"收稿日期š’•••••–•’•咨询编号š•‘•“‘“。
基于AD9850的多功能信号源的设计
图2 正电压变负电压电路出。
通常选定R 2=30k Ω(10k Ω<R 2<200k Ω)。
通过改变R 1电阻值即可方便地得到相应的输出电压值。
例如:R 1=258k Ω时,V OU T =12V 。
3.2 正电压变负电压图2所示为正电压变负电压的应用电路。
元件参数的选择与图1相同(注意POL 接V CC ),输出电压同样由R 1、R 2的关系确定:R 1=R 2×|V OU T |V REF(2)式(2)中V REF =1.25V ,同样选定R 2=30k Ω,改变R 1的阻值即可得到相应的输出电压。
例如:R 1=288kΩ时,V OU T =-12V 。
这里需要提请注意:图2所示的电路输出V OU T 只能在-28V ～-V IN 之间变化,要想得到高于-V IN 的负电压,必须将D 2的阴极与输入V IN 相连,再按式(2)计算R 1的阻值从而得到V OU T 。
但这种电路改变同时会使输出电流最大值降低一半,从而降低了负电源的供电能力,因此应尽可能采用图2所示电路得到相应的负电压。
3.3 输出电流选择MAX629提供了一个输出电流选择引脚ISET 。
无论是正电压变负电压或正电压变正电压,都可以改变ISET 与V CC 、GND 的连接,得到最大500mA 、最小250mA 的输出电流。
当电路所需电流低于250mA 时,ISET =GND ,用户即可采用功率较小的电感,输出端的电容也可采用普通电容,这样既节省空间,又降低了成本。
4 结语MAX629既可用于正电压变负电压又可用于正电压变正电压,同时输出电压改变灵活方便,变化范围宽。
具有体积小巧、成本低廉、转换灵活的优点,在需要DC 2DC 转换的控制电路中具有广泛的应用前景。
器件应用基于AD9850的多功能信号源的设计中国人民解放军电子工程学院(合肥230037) 周义建 游志刚 摘 要 文章介绍了美国AD 公司推出的直接数字频率合成芯片AD9850,并给出了一种基于该芯片的多功能信号源的设计方案,该信号源具有结构简单、精度高、控制灵活的特点。
直接数字频率合成器AD9852 及应用
-40-《国外电子元器件》2001年第3期2001年3月●新特器件应用1概述AD9852数字直接频率合成器是高度集成化芯片,它采用先进的DDS技术,结合内部高速、高性能D/A转换器和比较器,以形成可编程、可灵活使用的频率合成功能。
当提供给AD9852精确的频率时钟源时,AD9852将产生高稳定、频率相幅可编程的正弦波,该正弦波可作为信号源广泛应用于通信工程、雷达以及许多其它设施。
AD9852使用先进的0.35微米CMOS技术,其工作电压仅为3.3V,另外,AD9852还有如下主要性能:●含有300M Hz内部时钟;●具有集成化的12位D/A输出;●超高速、每秒抖动偏差仅3RMS;●具有良好的动态性能:在100M Hz输出时仍具有80dB SFDR;●内含4～20倍可编程参考时钟倍乘器;●带有双向48位可编程频率寄存器和双向14位可编程相位寄存器;●具有12位振幅调谐和可编程的Sha p ed On/ off Ke y in g功能;●具有单脚FS K和PS K数据接口;●HOLD引脚具有线性或非线性FM线性调频功能;●FS K的线性频率在时钟发生模式下的总偏差小于25p s RMS;●可自动进行双向频率扫描;●可进行Sin(x)/x校正;●有简化的控制接口:10M Hz的串行两线或三线外围接口100M Hz的8位并行程序设计接口●采用3.3V供电;●具有多路低功耗功能;●可采用单端或差分参考时钟输入;●采用小型80引脚L Q FP(14×14×1.4mm)封装形式。
2引脚功能及工作原理AD9852的引脚功能如表1所列,图1所示为其内部功能框图。
它的引脚排列是以左上脚标志点为1逆时针排列,每侧各有20个引脚。
该芯片由外部控制逻辑输入数据和地址并通过读、写程序寄存器置值和控制DDS的工作模式,同时,参考时钟频率通过可编程参考时钟倍乘器、DDS、反向正弦滤波器、计数倍乘器、两个300M Hz 的12位数模转换器来输出模拟信号并以选定的工作模式进行工作。
AD9852的引脚
AD9852的引脚说明：D7—D0: Pin1—8，并行编程模式下的8位并行数据I/O口。
A0—A5: Pin14—19，并行编程模式下的6位并行地址口。
其中，Pin 17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用((2线模式)。
DVDD: Pin9,10,23,24,25,73,74,79,80，数字电路电源端，相对于数字地3.3V供电，3.135V —3.465V可保证设计指标。
DGND: Pinll,12,26,27,28,72,75,76,77,78，数字地。
A VDD: Pin31,32,37,38,44,50,54,60,65，模拟电路电源端，相对于模拟地3.3V供电，3.135V—3.465V可保证设计指标。
电路设计时，应加强DVDD和A VDD之间的去藕，以防噪声相互串扰。
AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模拟地。
NC: Pin13,35,57,58,63，内部无连接的引脚，布线时可以悬空。
I/O UD: Pin20，频率更新端口。
要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少8个系统时钟周期的高电平，使DDS芯片按照所设置的方式运行。
频率更新也可以设置成内部更新模式，这时DDS 按照UDC寄存器设置的值定时自动更新频率，同时输出持续8个系统时钟周期高电平的同步信号。
WRB/SCLK: Pin21，并行模式下的读控制端，与串行模式时钟信号输入端复用。
RDB/CSB: Pin22，并行模式下的写控制端，与串行模式片选端复用。
FSK/BPSK/HOLD: Pin29，多功能复用引脚。
FSK工作模式下，低电平选择频率F1，高电平选F2; BPSK模式时，低电平选相位1，高电平选相位2 ; Chirp模式时，高电平使DDS输出保持当前频率。
DDS芯片AD9852的应用问题分析
外部着手。第一步是提高参考时钟的精度与稳定
度，具体方法已经在前面讨论了。第二步是对
ＡＤ９８５２输出波形用低通滤波器进行滤波，去除高
频杂散成分。需要注意的是低通滤波器设计不好，
不仅不能很好的去除杂散，反而会引入更多的非线
性成分。ＡＤ９８５２的低通滤波器设计可以参考文献
［３－８３等资料。第三步是借助ＡＤ９８５２内部正弦数
AD9852(中)
特征300MHZ的内部的时钟频率集成的 12位的高速正交D/A转换器超高速的, 3 ps 均方根值跳动比较器优良的动态性能:在100MHZ(+-1MHZ) AOUT的范围内有80db的SFDR（无寄生动态范围）内部时钟输入端有4～20倍可编程参考时钟锁相倍频电路双向48位可编程频率寄存器双向14位可编程相位寄存器12位幅度调制器和可编程的波形开/关键功能单路的FSK和BPSK数据接口单路线性或非线性调频信号与单管脚的频率的“锁定”功能频率抬高的FSK（频移键控）在时钟模式中RMS（均方根值）的总抖动〈25PS双向自动扫描Sin(x)/x 校正单一化控制接口10MHZ的2线或3线外围接口和100MHZ的8位并行程序设计接口AD9852–规格（V S = 3.3 V +- 5%, R SET= 3.9 kV，外部参考时钟频率= 30 MHz ，在AD9852AST中参考时钟的倍频允许在10倍频上, 外部参考时钟频率=20MHz ，AD9852AST参考时钟倍频允许在10倍频, 除非其他的有提示.)注意：1．参考时钟的输入被配置为接受1Vpp（最低）的直流偏移正弦波，它是以VDD 的1.5倍或一个3VTTL的水平脉冲输入为中心的。
2．在1Vp-p的正弦波输入和0.5V电压门限值的情况下，改变占空比从1MHZ 到100MHZ。
3．描述比较器的固有周期到周期的抖动的贡献。
输入一个1V，40MHz的方波信号。
测量装置是Wavecrest公司的DTS-2075。
4．比较器的输入来源于Analog Out公司的经过7外部极点椭圆形滤波器的片段。
单端输入，0.5V电压。
比较器输出端电阻为50欧姆。
5．重要提示: 在80引线LQFP封装中,如果同时在最高气温85℃和最高内部时钟频率为200兆赫运行,可能导致最高结温超过150 ° C而烧毁。
6．所有功能使用中。
7．除逆Sinc外所有功能都使用中.8．除逆Sinc内和数字乘法器外所有功能使用中.最大绝对额定值Maximum Junction Temperature（最高结温度）. . . . . . . . . . . . . . . . 150︒CVS（输入电压）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 VDigital Inputs（数字输入）. . . . . . . . . . . . . . . . . . . . . . . . –0.7 V to +VSDigital Output Current（数字输出电流）. . . . . . . . . . . . . . . . . . . . . . . . . 5 mA Storage Temperature （存储温度）. . . . . . . . . . . . . . . . . . –65︒C to +150︒C Operating Temperature（运行温度）. . . . . . . . . . . . . . . . . –40︒C to +85︒CLead Temperature (Soldering 10 sec)（引导温度）. . . . . . . . . . . . . 300︒C Maximum Clock Frequency （最大时钟频率）. . . . . . . . . . . . . . . . . . 300 MHz引脚功能描述管脚结构a.数模转换输出b.比较器的输出c.比较器的输入d.数字输入图1.等效输出与输入电路AD9852图2-7显示了AD9852从19.2MHz到119.1MHz基本输出的带宽失真，Reference Clock（参考时钟）= 30 MHz, REFCLK Multiplier（参考时钟乘法器）= 10.每个图形绘制从0兆赫至150兆赫.图2.宽带的SFDR，19.1MHz图5.宽带的SFDR，79.1MHz图3. 宽带的SFDR，39.1MHz图6. 宽带的SFDR，99.1MHz图4. 宽带的SFDR，59.1MHz图7. 宽带的SFDR，119.1MHz图8-11显示的是在活动的噪声层中的折衷，增加的相位噪声，和当内部的REFCLK Multiplier（参考时钟乘法器）电路被占用时临时离散杂散能量。
DDS芯片AD9852及其应用
器件应用DDS 芯片AD9852及其应用上海贝尔有限公司(上海201206) 潘炳松 许明 潘锦 摘 要 文章介绍了直接数字频率合成器(DDS )的组成及工作原理,描述了DDS 芯片AD9852的功能特性,同时给出了AD9852在本地同步时钟中的应用。
关键词 DDS AD9852 同步时钟图1 DDS 的基本原理图1 概述频率源在现代电子系统中占有十分重要的地位,通信、雷达、制导等电子系统功能的实现及性能指标的好坏都直接依赖于频率源的性能。
频率源的性能是伴随着频率合成技术的进步而发展的,频率合成技术主要有直接合成、锁相频率合成和直接数字合成(DDS )三种方式。
DDS 的概念首先由美国学者J.Tierney 等人提出,它不同于前两种频率合成方法。
它是把一系列数字量形式的信号通过DAC 转换成模拟信号的合成技术。
与其他频率合成方法相比,DDS 具有频率转换时间极短、频率分辨率高、输出相位连续、可编程、全数字化易于集成等突出优点。
因此,它得到越来越广泛的应用,成为现代频率合成技术中的佼佼者。
2 基本原理常见的DDS 方式是在高速存储器中放入正弦函数—相位数据表格,经过查表操作,将读出的数据送到高速DAC 产生正弦波。
常用的可编程DDS 系统如图1所示。
DDS 系统由频率控制字、相位累加器、正弦查询表、D/A 转换器和低通滤波器组成。
参考时钟为高稳定度的晶体振荡器,其输出用于同步DDS 各组成部分的工作。
DDS 系统的核心是相位累加器,它由N 位加法器与N 位相位寄存器构成,类似一个简单的计数器。
每来一个时钟脉冲,相位寄存器的输出就增加一个步长的相位增量值,加法器将频率控制数据与累加寄存器输出的累加相位数据相加,把相加结果送至累加寄存器的数据输入端。
相位累加器进入线性相位累加,累加至满量时产生一次计数溢出,这个溢出频率即为DDS 的输出频率。
正弦查询表是一个可编程只读存储器(PROM ),存储的是以相位为地址的一个周期正弦信号的采样编码值,包含一个周期正弦波的数字幅度信息,每个地址对应于正弦波中0°～360°范围的一个相位点。
使用AD9852 实现的10～12.2MHz 跳频源
使用AD9852实现的10～12.2MHz跳频源来源：国外电子元器件作者：杨陈庆杨玉梅摘要：AD9852是美国AD公司研制的一款性能优异的DDS芯片，可广泛应用于军事和民用等各个领域。
文中给出了一种以AD9852为核心的短波通信跳频源的设计方案。
关键词：DDS;跳频源；滤波器；单片机； AD9852ＤＤＳ是一种直接对参考时钟进行抽样、数字化，然后用数字计算技术产生频率的频率合成方法。
它的工作原理是在采样频率一定的条件下，通过控制两次连续采样之间的相位增量（不得大于π）来改变所得的离散序列的频率，然后经保持和滤波，唯一地恢复出该频率的模拟信号。
ＤＤＳ的工作原理框图如图１所示。
ＡＤ９８５２是ＡＤ公司的ＤＤＳ芯片 可广泛用于军事通信、雷达等各个领域。
文中用ＡＤ９８５２实现的跳频源可在外部拨码开关的控制下对输出频率进行调整，以完全达到预期的设计指标。
１ ＡＤ９８５２简介ＡＤ９８５２的功能框图由图２所示。
由图可见，ＡＤ９８５２内部包括一个具有４８位相位累加器的ＮＣＯ、一个可编程时钟倍频器、一个反ＳＩＮＣ滤波器、两个１２位３００ＭＨｚＤＡＣ、一个高速模拟比较器以及接口逻辑电路。
其主要特点如下：●带有３００ＭＨｚ内部时钟；●可输出ＦＳＫ、ＢＰＳＫ、ＰＳＫ、ＣＨＩＲＰ、ＡＭ等信号；●带有两个１２位Ｄ／Ａ转换器；●１００ＭＨｚ时具有８０ｄＢＳＦＤＲ的动态性能；●内含４ｘ到２０ｘ可编程参考时钟倍频器；●带有两个４８位可编程频率寄存器和两个１４位可编程相位偏移寄存器；●具有１２位调幅及可编程整形功能；●带有单引脚ＦＳＫ和ＢＰＳＫ数据接口。
●有１０ＭＨｚ的２线或３线ＳＰＩ兼容串口接口和１００ＭＨｚ８位并行接口。
图2ＡＤ９８５２采用小型８０引脚ＬＱＦＰ封装，３．３Ｖ单电源供电，使用十分方便。
但由于该器件功耗较大（普通工作模式下约为１．５Ｗ），因此应用时应特别注意散热，避免芯片由于过热而损坏。
２ 跳频源主要指标及设计方案跳频源的主要指标如下：●输出频率：１０～１２．２ＭＨｚ；●步进：１００ｋＨｚ；●跳频时间：小于１ｍｓ；●输出功率：１０ｄＢｍ；●谐波抑制：６０ｄＢｃ；●相位噪声：－１３０ｄＢｃ／Ｈｚ＠１０ＫＨｚ；●宽频带无杂散动态范围（ＳＦＤＲ）：５０ｄＢｃ。
基于AD9852的正弦信号发生器设计与实现
基于AD9852的正弦信号发生器设计与实现程智宾（福建信息职业技术学院福建福州 350003）摘要：基于直接数字频率合成技术(DDS)，采纳AT89S51单片机实现对DDS集成芯片AD9852的操纵，产生频率和幅度可控的正弦信号，重点介绍了硬件接口电路设计和频率、幅度操纵的关键技术。
关键词：正弦信号发生器DDS AD9852 AD8320Design and realization of sine signal generator based on AD9852CHENG Zhi-bin(Fujian polytechnic of information technology, Fujian Fuzhou 35003)Abstract: This design is based on the direct data frequency synthesis (DDS) technology, MCU AT89S51 is used to drive the AD9852, This design can generate sine signal and change the frequency and amplitude. Introduce the design of hardware interface circuit and the key technology of changing the frequency and amplitude.Keywords: sine signal generator DDS AD9852 AD83201. 引言DDS技术的显著特点确实是在数字处置器的操纵下能够精准而快速地处置频率和相位，除此之外，DDS的固有特性还包括：相当好的频率和相位分辨率（频率的可控范围达μHz级，相位操纵小于0.09°）,能够进行快速的信号变换（输出DAC的转换速度300百万次/秒）。
基于AD9852的信号发生器
第5章信号发生器制作实训5.1信号发生器5.1.1 实训目的和实训器材1．制作一个基于DDS AD9852的信号发生器。
2．实训器材（1）常用电子装配工具。
（2）测试使用的仪器设备，见表5.1.1。
（3）信号发生器电路元器件，如表5.1.2所示。
表5.1.1 测试使用的仪器设备表5.1.2 信号发生器电路元器件262注：所有元器件均采用贴片封装形式，电阻、电容尺寸为0805。
5.1.2 AD9852的主要特性AD9852是美国模拟器件公司生产的高速DDS集成芯片，其芯片内部有一个高速，高性能的DAC，能形成一个数字可编程的，高灵敏度的合成器。
最高系统工作频率300MHz，通过控制器改变其内部的寄存器参数可工作在AM、FM、ASK、FSK、PSK等模式。
AD9852可产生一个非常稳定的频率、相位和振幅可编程的余弦输出，可在通信、雷达、测试仪器等应用中的灵活LO（本机振荡器）。
AD9852的内部结构方框图如图5.1.1所示。
其主要性能如下：最高300MHz的系统时钟；内含4～20倍可编程参考时钟倍乘器；48位的可编程频率寄存器；两路12位D/A输出；内含超高速，低抖动比较器；具有12位可编程振幅调谐和可编程的Shaped On/off Keying功能；14位可编程相位寄存器；单引脚FSK和BPSK数据接口；HOLD引脚具有线性和非线性FM调频功能；可自动双向频率扫描；可自动进行sin(x)/x校正；工作电压为3.3V；10MHz的两线或三线串行接口；100MHz的8位并行编程接口；单端或差分基准时钟输入选择。
A9852有SQ-80和ST-80 LQFP-80两种封装形式，前者型号为AD9852ASQ；后者型号为AD9852AST，引脚封装形式如图5.1.2所示，各引脚的功能如表5.1.3所示。
263264图5.1.1 AD9852的内部结构方框图双向内/I /O 更新钟 F S K /B P S H O L D 数输入差分/单选择拟出A C S E T拟出拟入钟出O F F 键整形DS行可编程线行选择 基准时输入图5.1.2 AD9852的引脚封装形式表5.1.3 AD9852的引脚功能引脚符号功能1~8 D7~D0 8位双向并行数据输入。
AD9850模块使用手册
一、原理图
二、模块说明
1、
注意实物与原理图的对应关系，电路板上也做了功能标识。
2、
使用非常简单，仅仅使用主接口，即能完成全部工作。
3、
主接口红色部分（即P1-1,P1-2）为外接电源。
1引脚为+5V, 2引脚为地，接反会烧毁芯片。
注意外接电源需要纯净，否则，影响正弦信号高频特性。
4、
主接口粉色部分（即P1-3,P1-4,P1-5）为单片机控制I/O。
5、 主接口青色部分（即P1-6,P1-7,P1-8）为模块输出引脚。
6脚为方波输出，7脚为正弦波滤波后输出，8脚为正弦波未滤波输出。
6、 辅助接口天蓝色部分对应原理图P4和主接口P1-7功能相同，可以用于示波器观测。
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AD9852的引脚说明：D7—D0: Pin1—8，并行编程模式下的8位并行数据I/O口。
A0—A5: Pin14—19，并行编程模式下的6位并行地址口。
其中，Pin 17与串行通信的复位端复用，Pin18与串行数据输出口复用(3线模式)，Pin19与串行数据I/O口复用((2线模式)。
DVDD: Pin9,10,23,24,25,73,74,79,80，数字电路电源端，相对于数字地3.3V供电，3.135V—3.465V可保证设计指标。
DGND: Pinll,12,26,27,28,72,75,76,77,78，数字地。
AVDD: Pin31,32,37,38,44,50,54,60,65，模拟电路电源端，相对于模拟地3.3V供电，3.135V—3.465V可保证设计指标。
电路设计时，应加强DVDD和AVDD之间的去藕，以防噪声相互串扰。
AGND: Pin33,34,39,40,41,45,46,47,53,59,62,66,67，模拟地。
NC: Pin13,35,57,58,63，内部无连接的引脚，布线时可以悬空。
I/O UD: Pin20，频率更新端口。
要向AD9852寄存器内写数据，先是写到端口的缓冲器里，等工作模式所需的数据写完后，再在此引脚上加一持续至少8个系统时钟周期的高电平，使DDS芯片按照所设置的方式运行。
频率更新也可以设置成内部更新模式，这时DDS按照UDC寄存器设置的值定时自动更新频率，同时输出持续8个系统时钟周期高电平的同步信号。
WRB/SCLK: Pin21，并行模式下的读控制端，与串行模式时钟信号输入端复用。
RDB/CSB: Pin22，并行模式下的写控制端，与串行模式片选端复用。
FSK/BPSK/HOLD: Pin29，多功能复用引脚。
FSK工作模式下，低电平选择频率F1，高电平选F2; BPSK模式时，低电平选相位1，高电平选相位2 ; Chirp模式时，高电平使DDS输出保持当前频率。
SHAPED KEYING: Pin30，高电平使DDS输出有一个调幅过程，若电路设计为低电平，DDS将没有输出。
VOUT: Pin36，高速比较器输出端。
VINP: Pin42，比较器正电压输入端。
VINN: Pin43，比较器负电压输入端。
IOUTl: Pin48，余弦DAC单极电流输出端。
IOUTIB: Pin49，余弦DAC单极电流互补输出端。
IOUT2B : Pins 51，控制DAC单极电流互补输出端。
IOUT2: Pin52，控制DAC单极电流输出端。
DACBP: Pin55，DAC旁路电容连接端。
从该端口串接一0.01 uF电容到AVDD可以改变SFDR性能。
DAC RSET: Pin56，DAC满幅输出设置:RsET=39.9/IouT。
PLL FILTER: Pin61，串接1.3k。
电阻和0.01 uF到AVDD(Pin60)，构成参考源倍频PLL环路滤波器的零补偿网络。
DIFF CLK: Pin64，差分时钟使能端，高电平有效。
AD9852的时钟输入有两种方式:单端正弦输入和差分输入，具体采用哪一种方式，通过它来选择。
REFCLKB: Pin68，差分时钟的互补输入端。
REFCLK: Pin69，单端时钟信号输入或差分时钟的另一输入端。
S/P SELECT: Pin70，编程模式选择端。
逻辑高选择并行模式。
MASTER RESET: Pin71AD9852的复位端，持续10个系统时钟周期的高电平可以准确复位，内部寄存器的状态为缺省状态。
DDS模块设计DDS模块的设计是本系统的重点，也是本章阐述的重点。
DDS模块主要是围绕芯片AD9852进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。
下面先介绍AD9852的基本特性。
4.2.1 AD9852介绍式参考时钟输入Ｄ更新读信号写信号行选择复位源地比较器输入模拟信号输出模拟信号输出比较器输出图4-2 AD9852功能结构框图 chart4-2 AD9852 function and structure如图4-2所示，AD9852内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc 滤波器、两个12位300MHz DAC ，一个高速模拟比较器以及接口逻辑电路。
其主要性能特点如下：1. 高达300MHz 的系统时钟；2. 能输出一般调制信号，FSK ，BPSK ，PSK ，CHIRP ，AM 等；3. 100MHz 时具有80dB 的信噪比；4. 内部有4*到20*的可编程时钟倍频器；5. 两个48位频率控制字寄存器，能够实现很高的频率分辨率。
6. 两个14位相位偏置寄存器，提供初始相位设置。
7.带有100MHz 的8位并行数据传输口或10MHz 的串行数据传输口。
AD9852有40个程序寄存器，对AD9852的控制就是对这些程序寄存器写数据实现的。
表4-1 AD9852并行接口寄存器功能Table 4-1 AD9852 parallel interface registers function表4-2 AD9852控制寄存器功能Table 5-2 AD9852 control registers function通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。
AD9852提供两种更新方式，内部更新和外部更新。
内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号；外部更新需要在外部更新管脚上给与一个高电平脉冲。
默认的更新模式为内部更新，可以通过设置控制寄存器0x1F的0位进行修改。
4.4.2 多AD9852应用原理与方法多路相位可控信号源的设计关键是实现多路DDS 模块的相位的同步控制。
要实现多路DDS 相位同步，只需要在各DDS 设置完成相位偏置后，提供一个使各路DDS 同步工作的外部更新信号。
根据这样的工作原理，以AD9852为例，给出多路相位可控信号源的基本结构。
图4-4 多路DDS 组成相位可控信号原理图 chart4-4 mult-DDS constitution and principium图4-4中左半部分是一个正确多路DDS 的结构，由一个统一时钟源提供参考时钟，相位偏置通过并行或串行总线设置，其值保存于各路AD9852的缓冲寄存器中。
通过统一的外部更新信号启动各路DDS 同步工作，从而实现了各路DDS 信号之间以固定的相位差同步工作。
参考时钟的连线方式很重要，图4-4右半部分给出了种错误的连接方式。
参考时钟到各DDS 的距离不等，这就会引起各路DDS 的参考时钟不同步，从而也无法保证各路DDS 的同步。
此外外部更新信号Update 虽然没有必要严格的等长，但最好要与参考时钟保证正确的时序，因为Update 信号送入AD9852后会在内部系统时钟（由外部时钟倍频和锁相得到）的上升沿触发更新。
各路DDS 的Update 信号与内部系统时钟有可能出现一个时钟周期的抖动，在这个系统时钟的前后两个时间点产生更新。
Update 信号与系统时钟的时序要求如下：参考时钟图4-5a 单端外部参考时钟输入模式下更新信号时序chart 4-5a Update scheduling in single refer clock mode参考时钟图4.5b 差分外部参考时钟输入模式时序更新信号时序chart 4-5a Update scheduling in differnece refer clock mode对于AD9852而言，其真正的相位值，是相位偏置值和相位累加器的输出值的和，在对相位偏置值更新时，一定要保证相位累加器的值是确定的。
最简单的方法是在设置相位前，将所有AD9852通过Master Reset 信号重置，此时AD9852的寄存器恢复到默认值（见表4-1）。
下面步骤可完成对多个AD9852实现相位可控同步输出：1，上电后给所有AD9852的复位信号管脚MasterRest 提供一个长达10个系统时钟的复位信号，此时所有AD9852的程序寄存器都恢复为默认值。
2,使用并行总线设置AD9852的特殊功能寄存器：a,更新模式设置为外部信号更新模式，且DDS 工作在Single 模式下，即寄存器0x1F=0x00；b,参考时钟为30MHz,这里要获得210MHz 的系统时钟，所以倍频数设置为７,由于超过200MHz,要开PLL 低通，即寄存器0x1e=0x3d ；c,电源只打开I 通道DAC 和数字部分，寄存器0x1D=0x14；d,开输出滤波，不用OSK 功能，寄存器0x20=0x40;设置内部更新时钟，也可以不设置。
3,所有的AD9852完成模式设置后，内部更新时钟寄存器计数到0时，步骤2的设置才真正更新。
此时由于频率控制字为0，因此相位累加器不工作，始终为0。
4,按以上步骤完成所有AD9852的初始设置后，使用并行传输向各AD9852写入频率转换字#1和相位偏置寄存器#1。
5,完成所有AD9852的频率和相位设置后，给一个全局的外部更新信号Update ，此时各路AD9852就开始同步工作。
注意Update 信号的时序要求非常严格，最好满足图4.5的时序。
完成各路AD9852的初次同步输出后，若改变频率控制字，就不能在保证相位的正确设置了，此时可以设置特殊寄存器位ACC0(0x1F 的6，7位)强制清零，然后再同步恢复的方式实现相位累加器输出的同步。
4.2.3 基于AD9852的DDS 模块的硬件结构DDS 模块的设计要考虑两大问题：一，由于要采用并行模式传输数据， AD9852没有独立的片选信号，因此要为该模块添加总线隔离设备。
二，AD9852的输出比较合适的范围为500mA 峰值电压，而要求是10Ｖ峰值电压输出，因此在AD9852后端必须要加高频放大电路，该放大路还能够提供一定的电流功率输出。
图中给出了DDS 模块的组成结构，从左向右依次为采用74HC245的总线隔离器，隔离读写和其他控制信号；预留的低通滤波器，该低通滤波器采用9阶巴特沃思低通滤波器，配合AD9852的升级版本AD9854使用；采用AD811组成的两级运放，采用高频大功率对管组成互补推挽式功放电路。
图4-6 DDS 模块的组成结构 chart 4-6 DDS madule structureAD9852的D/A 输出为电流源输出，电流大小由56管脚（DAC Reset ）连接的电阻R set 决定，输出电流的满量程值为39.9/R o set I mA =(4-1)AD9852输出阻抗为DAC 两个输出端的和输出参考端得阻抗和，这里我们设计输出端为100欧姆，输出参考端为0欧姆，所以总的输出阻抗为1000=100o R =+Ω(4-2)数据传输模式由70管脚（S/P Select ）控制，接高电平，表明使用并行数据传输模式。