数字逻辑4-2组合逻辑电路设计(案例1)
《数字逻辑》实验组合逻辑电路实验
《数字逻辑》实验组合逻辑电路实验组合逻辑电路实验一一、实验目的1、熟悉半加器、全加器的实验原理，学习电路的连接；2、了解基本74LS系列器件（74LS04、00、32）的性能；3、对实验结果进行分析，得到更为优化的实验方案。
二、实验内容1、按照实验原理图连接电路。
2、实验仪器：74LS系列的芯片、导线。
实验箱内的左侧提供了插放芯片的地方，右侧有控制运行方式的开关KC0、KC1及KC2。
其中KC1用来选择实验序号。
序号为0时，手动进行。
自动运行时按加、减选择所做实验的序号。
试验箱内有分别用于手动和自动实验的输入的控制开关Kn和Sn。
3、三、实验原理实验原理图如下：四、实验结果及分析1、将实验结果填入表1-11-1 表2、实验结果分析由实验结果可得半加和：Hi=Ai⊕Bi 进位：Ci=AiBi则直接可以用异或门和与门来实现半加器，减少门的个数和级数，提高实验效率。
实验二全加器一、实验目的1、掌握全加器的实验原理，用简单的与、或非门来实现全加器的功能。
2、分析实验结果，得到全加器的全加和和进位的逻辑表达式，根据表达式用78LS138和与、或、非门来实现全加器。
二、实验内容同半加器的实验，先采用手动方式，再用自动方式。
用自动方式时选实验序号2。
三、实验原理四、实验结果及其分析表1-2 2、实验结果分析从表1-2中的实验结果可以得到：Si=AiBiCi?1+AiBiCi?1+AiBiCi-1=Ai?Bi?Ci-1Ci=AiBi+AiCi-1+BiCi-1故Si=?m(1,2,4,7) Ci=?m(3,5,6,7)因此可用三—八译码器74LS138和与非门实现全加器，逻辑电路图如下：实验三三—八译码器与八—三编码器一、实验目的1、进一步了解译码器与编码器的工作原理，理解译码和编码是相反的过程。
2、在连接电路时，注意译码器74LS138和编码器74LS148使能端的有效级，知道两者的区别。
3、通过实验理解74LS148是优先权编码器。
数字逻辑实验：组合逻辑电路的设计
实验目的1.掌握组合逻辑电路的功能测试。
2.验证半加器和全加器的逻辑功能。
3.学会二进制的运算规律。
实验器材二输入四“与非”门组件3片，型号74SL00二输入四“异或”门组件1片，型号74SL86六门反向器门组件1片，型号74SL04二输入四“与”门组件1片，型号74SL08实验内容A：一位全加/全减法器的实现电路做加法还是做减法是由M决定的。
当M=0时做加法运算，输入信号A、B和Cin分别为加数、被加数和低位来的进位，S为和数，Co为向上位的进位；当M=1时做减法运算，输入信号A、B和Cin分别为减数、被减数和低位来的借位，S为差，Co为向上位的借位。
B：舍入与检测电路设计用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。
当电路检测到输入的代码大于或等于(5)10时，电路的输出F1=1；其他情况F1=0。
当输入代码中含1的个数为奇数时，电路的输出F2=1；其他情况F2=0。
实验前准备▽内容A：一位全加/全减法器的实现①根据全加全减器功能，可得到输入输出表如下：②由以上做出相应的卡诺图：③于是可得其逻辑电路图：▽内容B：舍入与检测电路设计①根据舍入与检测电路功能，可得到输入输出表如下：②由上做出相应的卡诺图：③于是可得其逻辑电路图：实验步骤1.按要求预先设计好逻辑电路图；2.按照所设计的电路图接线；3.接线后拨动开关，观察结果并记录。
实验体会本次是第一次实验，主要了解了实验平台，同时需要我们将自己设计好的电路，用实验台上的芯片来实现。
由于实验所使用的线很多，芯片的接口也多，所以一定要细心，分清楚连接芯片的输入、输出端，以免接错线。
数字逻辑(欧阳星明)第四章
第四章
组合逻辑电路
4.3.2 设计举例 例1 设计一个三变量“多数表决电路”。
解 分析：“多数表决电路”是按照少数服从多数的原则 对某项决议进行表决，确定是否通过。 令 逻辑变量A、B、C --- 分别代表参加表决的3个成员， 并约定逻辑变量取值为0表示反对，取值为1表示赞成； 逻辑函数 F --- 表示表决结果。F取值为0表示决议被否定， F取值为1表示决议通过。 按照少数服从多数的原则可知，函数和变量的关系是：当3 个变量 A、B、C中有 2 个或 2个以上取值为 1 时，函数F 的值为 1， 其他情况下函数F的值为0。
2
第四章
组合逻辑电路
4. 1 基 本 概 念
一．定义 组合逻辑电路：若逻辑电路在任何时刻产生的稳定输出 值仅仅取决于该时刻各输入值的组合，而与过去的输入值无 关，则称为组合逻辑电路。 二．结 构 组合逻辑电路的结构框图如下图所示。
输 X1 入X 2 信 号 Xn
组合 逻辑电路
信 号 Fm
F1 输 F2 出
第四章
组合逻辑电路
第
四
章
组
合
逻
辑
电
路
1
第四章
组合逻辑电路
数字系统中的逻辑电路按其结构可分为组合逻辑电路和 时序逻辑电路两大类型。 组合逻辑电路既可完成各种复杂的逻辑功能，又是时序 逻辑电路的组成部分，应用十分广泛。 本章知识要点： 组合逻辑电路分析和设计的基本方法； 组合逻辑电路设计中几个常见的实际问题及其处理； 组合逻辑电路中的竞争与险象问题。
图中， X1,X2 ， … ， Xn 是电路的 n 个输入信号， F1,F2,… ， Fm 是电路的m个输出信号。输出信号是输入信号的函数。
组合逻辑电路的设计方案举例
组合逻辑电路的设计举例例1. 某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。
G1的容量是G2的两倍。
如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行；如果三个车间同时开工，则G1和 G2均需运行。
试画出控制G1和 G2运行的逻辑图，用与非门实现。
解：（1）根据逻辑要求写出逻辑状态表首先假设逻辑变量取“0”、“1”的含义。
设：A、B、C分别表示三个车间的开工状态：开工为“1”，不开工为“0”；G1和 G2运行为“1”，不运行为“0”。
逻辑状态表ABC G1 G2 0 0 0 00 0 0 1 0 11 0 0 1 0 11 0 1 0 0 01 0 1 1 0 11 0 1 0 1 1 111（2）由逻辑状态表写出逻辑式根据状态表写表达式的一般步骤：①在状态表上找出输出为1的行；②将这一行中所有自变量写成乘积项，当变量的取值为“1”时写为原变量，当变量的取值为“0”时写为原变量的反变量；③将所有乘积项逻辑加，便得到逻辑函数表达式。
这里的乘积项又叫最小项，在最小项里，每个变量都以它的原变量或反变量的形式在乘积项中出现，且仅出现一次。
（3）化简逻辑式（4）用“与非”门构成逻辑电路（5）画出逻辑电路图例2：设计三人表决电路（A、B、C）。
每人一个按键，如果同意则按下，不同意则不按。
结果用指示灯表示，多数同意时指示灯亮，否则不亮。
要求用与非门实现。
解：（1）根据逻辑要求列状态表首先确定逻辑变量取0、1的含义：A、B、C分别表示三人按键的状态，键按下时为“1”，不按时为“0”。
F表示指示灯的亮灭，灯亮为“1”，不亮为“0”。
逻辑要求：两个人（包括两个人）以上同意，指示灯亮。
ABCF 0 0 0 0 0 01 0 0 1 0 01 1 1 1 0 01 0 1 1 1 111111（2）由状态表写出逻辑式并化简、转换（3）实现电路。
数字电子技术实验-组合逻辑电路设计
学生在使用实验箱时，应注意遵守实验室规定，正确连接电源和信号线， 避免短路和过载等事故发生。
实验工具介绍
实验工具类型
数字电子技术实验中常用的实验工具包括万用表、示波器、信号 发生器和逻辑分析仪等。
实验工具功能
这些工具用于测量电路的各种参数，如电压、电流、波形等，以及 验证电路的功能和性能。
01
02
03
逻辑门
最基本的逻辑元件，如与 门、或门、非门等，用于 实现基本的逻辑运算。
触发器
用于存储一位二进制信息， 具有置位、复位和保持功 能。
寄存器
由多个触发器组成，用于 存储多位二进制信息。
组合逻辑电路的设计方法
列出真值表
根据逻辑功能，列出输入和输 出信号的所有可能取值情况。
写出表达式
根据真值表，列出输出信号的 逻辑表达式。
05 实验结果与分析
实验结果展示
实验结果一
根据给定的逻辑函数表达式，成 功设计了对应的组合逻辑电路， 实现了预期的逻辑功能。
实验结果二
通过仿真软件对所设计的组合逻 辑电路进行了仿真测试，验证了 电路的正确性和稳定性。
实验结果三
在实际硬件平台上搭建了所设计 的组合逻辑电路，经过测试，实 现了预期的逻辑功能，验证了电 路的可实现性。
路图。
确保电路图清晰易懂，标注必要 的说明和标注。
检查电路图的正确性，确保输入 与输出之间的逻辑关系正确无误。
连接电路并测试
根据逻辑电路图，正确连接各 逻辑门和输入输出端口。
检查连接无误后，进行功能测 试，验证电路是否满足设计要 求。
如果测试结果不符合预期，检 查电路连接和设计，并进行必 要的调整和修正。
数字电子技术实验-组合逻辑电路 设计
数字逻辑4-2组合逻辑电路设计(案例1)
设参加表决的输入变量为A、B、C。 输入为0，表示反对，输入为1，表示 同意。表决的结果用输出变量F表示。 表决的原则是“少数服从多数”，如 多数同意，决议通过，F=1，多数反对， 决议被否决，F=0。
数字逻辑
第4章 组合逻辑电路
组合逻辑电路设计
根据分析，可以很容易列出真值表如下图所示：
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1
由真值表可以直接写出 其最小项表达式:
F
5， 6， 7 m 3，
数字逻辑
第4章 组合逻辑电路
组合逻辑电路设计
选择与非门组成电路，用卡诺图将其化为最简“与-或”式
数字逻辑
第4章 组合逻辑电路
组合逻辑电路设计
2、求出逻辑函数的最简函数表达式
基于小规模集成电路优化设计目标， 要求所设计的电路包含的门电路最少、 引脚之间连线最少，所以，必须将逻 辑函数化简为最简表达式。 3、选择逻辑门类型并进行逻辑函数的变换 4、画出逻辑电路图
数字逻辑 第4章 组合逻辑电路
组合逻辑电路设计
AB C 0 1 00 0 0 01 0 1 11 1 1 10 0 1
F （A ，B ，C ） AB BC AC AB BC AC AB
数字逻辑
BC
辑电路如下图所示
数字逻辑
第4章 组合逻辑电路
本讲小结
4.2 组合电路的设计方法 案例（1）
数字逻辑
章晓卿
上海交通大学继续教育学院
第4章 组合逻辑电路
4.1 组合电路的分析方法 4.2 组合电路的设计方法 4.3 组合电路中的险象问题
实验一组合逻辑电路的设计
实验一组合逻辑电路的设计组合逻辑电路是一种电子电路，由逻辑门组成，用于执行特定的逻辑功能。
在本实验中，我们将设计一个基本的组合逻辑电路以及一些常见的组合逻辑电路，包括加法器、减法器、比较器等。
首先，我们将设计一个基本的组合逻辑电路，该电路由两个输入和一个输出组成。
输入可以是0或1，输出将依据输入的值进行逻辑运算得出。
在这个基本电路中，我们将使用两个逻辑门：与门和或门。
与门的真值表如下：输入1输入2输出000010100111与门的布尔表达式是：输出=输入1AND输入2或门的真值表如下：输入1输入2输出000011101111或门的布尔表达式是：输出=输入1OR输入2基于以上真值表和布尔表达式，我们可以通过逻辑门的连接来设计一个基本的组合逻辑电路。
具体设计步骤如下：1.首先，将两个输入引线分别连接到与门和或门的输入端。
这将确保输入的值能够传递到逻辑门中。
2.将与门和或门的输出引线连接到一个输出引线上，以便能够输出最终的逻辑结果。
3.最后，将逻辑门的电源连接到电路的电源上，以确保逻辑门能正常工作。
通过以上步骤，我们就完成了一个基本的组合逻辑电路的设计。
这个电路可以根据输入产生不同的输出，实现不同的逻辑功能。
除了基本的组合逻辑电路，我们还可以设计一些常见的组合逻辑电路，如加法器、减法器和比较器。
加法器是用来执行数字加法的组合逻辑电路。
在一个二进制加法器中，输入是两个二进制数和一个进位位，输出是一个和输出和一个进位位。
加法器的设计可以通过级联多个全加器来实现。
减法器是用来执行数字减法的组合逻辑电路。
在一个二进制减法器中，输入是两个二进制数和一个借位位，输出是一个差输出和一个借位位。
减法器的设计可以通过级联多个全减法器来实现。
比较器是用来比较两个数字的大小的组合逻辑电路。
比较器的输出取决于输入的大小关系。
如果两个输入相等，则输出为0。
如果第一个输入大于第二个输入，则输出为1、如果第一个输入小于第二个输入，则输出为-1、比较器的设计可以通过使用逻辑门和触发器来实现。
实验一组合逻辑电路的设计与测试
实验一组合逻辑电路的设计与测试一、实验目的实验一旨在通过设计和测试一组合逻辑电路，加深对组合逻辑电路的理解和运用。
二、实验器材1.FPGA（现场可编程门阵列）开发板2. 逻辑电路设计软件（如Quartus II）3.逻辑分析仪4.DIP开关5.LED灯三、实验内容1.设计一个4位二进制加法器电路，并实现其功能。
2.使用逻辑电路设计软件进行电路设计。
4.使用逻辑分析仪对电路进行测试，验证其功能和正确性。
四、实验步骤1.根据4位二进制加法器的电路原理图，使用逻辑电路设计软件进行电路设计。
将输入的两个4位二进制数与进位输入进行逻辑运算，得到输出的4位二进制和结果和进位输出。
2.在设计过程中，需要使用逻辑门（如与门、或门、异或门等）来实现电路的功能。
3.在设计完成后，将电路编译，并生成逻辑网表文件。
5.连接DIP开关到FPGA开发板上的输入端口，通过设置DIP开关的状态来设置输入数据。
6.连接LED灯到FPGA开发板上的输出端口，通过LED灯的亮灭来观察输出结果。
7.使用逻辑分析仪对输入数据和输出结果进行测试，验证电路的功能和正确性。
五、实验结果1.在设计完成后，通过DIP开关的设置，输入不同的4位二进制数和进位，观察LED灯输出的结果，验证电路的正确性。
2.使用逻辑分析仪对输入和输出进行测试，检查电路的逻辑运算是否正确。
六、实验总结通过本实验，我们学习了组合逻辑电路的设计和测试方法。
从设计到测试的过程中，我们深入了解了组合逻辑电路的原理和运作方式。
通过观察和测试，我们可以验证电路的正确性和功能是否符合设计要求。
此外，我们还学会了使用逻辑分析仪等工具对电路进行测试和分析，从而提高了我们的实验能力和理论应用能力。
通过这次实验，我们对组合逻辑电路有了更深入的了解，为将来在数字电路设计和工程实践中打下了基础。
数字逻辑设计习题参考答案(第4章)
第4章 组合逻辑电路4—1 分析下图所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。
C B)⊙(⊕=A Y经过真值表分析其逻辑功能为当A 、B 、C 三个输入信号中有且只有两个为1时输出为1，其他为0。
4—2 逻辑电路如下图所示： 1、写出S 、C 、P 、L 的函数表达式；2、当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？X Z Y S ⊕⊕= YZ X Z Y C +⋅⊕=)(Z Y P ⊕= Z Y L ⋅=当取S 和C 作为电路的输出时，此电路的逻辑功能是1位全加器，其中X 为低位的进位，S 为当前位的和，C 为进位。
（由真值表可C 与YZ X Z Y +⋅+)(完全一致。
）ZB CBA ⋅CB)⊙(⋅A Z)(Z Y X ⊕⋅ZY X ⊕⋅)(Z Y X ⊕⋅ZY ⋅12344—3 下图是由三个全加器构成的电路，试写出其输出1F ，2F ，3F ，4F 的表达式。
Z Y X F ⊕⊕=1 Z Y X F ⋅⊕=)(2Z XY Z XY F +⋅=3 XYZ F =44—4 下图是由3线/8线译码器74LS138和与非门构成的电路，试写出1P 和2P 的表达式，列出真值表，说明其逻辑功能。
ABC C B A m m m m Y Y P +⋅⋅=+=⋅=⋅=70707016543216543212m m m m m m Y Y Y Y Y Y P +++++=⋅⋅+⋅⋅=C B C A B A ++=P1的逻辑功能为当三个输入信号完全一致时输出为1。
P2的逻辑功能为当上输入信号不完全一致时输出为1。
4—5使用74LS138 译码器及少量门电路对三台设备状态进行监控，由不同指示灯进行指示。
当设备正常工作时，指示灯绿灯亮；当有一台设备出故障时，指示灯红灯亮；当有两台设备出故障时，指示灯黄灯亮；当有三台设备出故障时，指示灯红灯和黄灯都亮。
1234解：设输入变量A 、B 、C 分别对应三台设备的状态，0表示故障，1表示正常；输出变量X 、Y 、Z 表示绿、黄、红三个灯的亮灭，0表示灭，1表示亮，根据题意可得真值表如下：设ABC 分别连入74LS138的A 2A 1A 0 由真值表得 42104210Y Y Y Y m m m m Y ⋅⋅⋅=+++=6530Y Y Y Y Z ⋅⋅⋅=4—6 下图3.6是由八选一数据选择器构成的电路，试写出当1G 0G 为各种不同的取值时的输出Y 的表达式。
组合逻辑课程设计4位二进制全加器全减器原创
组合逻辑电路课程设计——4位二进制全加器/全减器作者：学号：课程设计题目要求：使用74LS283构成4位二进制全加/全减器。
阐述设计思路。
列出真值表。
画出设计的逻辑图。
用VHDL对所画电路进行仿真。
目录摘要错误!未定义书签。
1总电路设计错误!未定义书签。
硬件电路的设计错误!未定义书签。
全加器（full-adder ）错误!未定义书签。
四位二级制加法器错误!未定义书签。
串行进位加法器错误!未定义书签。
超前进位加法器错误!未定义书签。
超前位链结构加法器错误!未定义书签。
全减器（full-substracter ）错误!未定义书签。
总电路设计错误!未定义书签。
2设计思路错误!未定义书签。
全加器错误!未定义书签。
全减器错误!未定义书签。
3真值表错误!未定义书签。
4逻辑图与仿真错误!未定义书签。
5软件程序的设计错误!未定义书签。
6结果分析与总结错误!未定义书签。
摘要加法器是数字系统中产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
例如：为了节省资源，减法器和硬件乘法器都可以用加法器来构成。
但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成主要有两种：并行进位和串行进位。
并行进位加法器设有并行进位产生逻辑，运行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多位加法器。
加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来，最后本文采用VHDL对四位全加器/全减器进行仿真。
数字逻辑组合逻辑电路实验
Qn+1
0
1
x
x
0
1
1
1
1
0
x
x
0
0
1
0
1
1
0
0
0
1
0
1
1
1
0
1
1
1
高电平时 次态=D的状态
D触发器功能测试
负边沿J_K触发器功能测试
CP J
K
Qn Qn+1
0
1
xxx x 1
1
0
xxx x 0
1
1
01 0 0
1
1
10 0 1
1
1
00 1 1
1
1
11 1 0
负边沿J_K触发器功能测试
实验报告要求
一.实验报告格式 1.实验目的 2.实验器材 3.实验内容 4.实验步骤 5.实验体会
二.使用A4纸打印，封面包括实验名称、实验者姓 名、指导老师姓名、实验时间等
下次实验内容
• 同步时序逻辑电路设计: 1. 设计一个同步模4可逆计数器 2. 按Mealy型设计一个“1001”序列检测器0源自111000
0
0
d
1
01
0
1
d
1
11
0
1
d
d
10
0
1
d BC d
逻辑表达式: F1=
F2(1为奇数)的卡诺图和逻辑表达式
卡诺图
AB CD
00
00
0
01 1
11 d
10 1
01
1
0
d
0
11
0
实验一组合逻辑电路设计
实验一组合逻辑电路设计一、简介组合逻辑电路是数字电路的一种重要类型，由逻辑门组成，并且没有存储功能。
它的输出只取决于当前的输入状态，与过去的输入状态无关。
本实验旨在设计一组使用逻辑门构成的组合逻辑电路。
二、设计目标本实验的设计目标是实现一个4位2进制加法器电路。
输入为两个4位的二进制数，输出为其和。
为了方便起见，我们假设输入的二进制数已经在输入端以2进制的形式输入。
三、设计思路1.首先，需要设计一个4位的全加器电路，用于对两个位的进位进行处理。
全加器电路由三个输入和两个输出组成。
2.其次，将4个全加器电路组成4位的加法器电路，将各个位的进位进行连接。
3.最后，将输入的两个4位二进制数，以及4个进位信号，分别连接到4个全加器电路的输入端，将各个位的和输出连接到最终的输出端。
四、详细设计1.全加器电路的设计全加器电路有三个输入和两个输出。
其中，三个输入分别为A、B和Cin，分别表示两个相加的输入和进位输入。
两个输出分别为Sum和Cout，分别表示两个输入的和和进位输出。
我们可以使用两个半加器和一个或门来实现全加器电路。
半加器的真值表如下：A B Sum Cout0000011010101101其中，Sum表示两个输入的和，Cout表示两个输入的进位。
将两个半加器按照如下方式连接起来即可构成全加器电路：A --->+------> SumB --->+----------，----> CoutCin --->，--+2.四位加法器电路的设计四位加法器电路由4个全加器电路连接组成。
其中，第一个全加器的输入分别为A0、B0和Cin，输出为S0和C0；第二个全加器的输入分别为A1、B1和C0，输出为S1和C1；依次类推，第三个全加器的输入为A2、B2和C1，输出为S2和C2；第四个全加器的输入为A3、B3和C2，输出为S3和C3将四个全加器按照如下方式连接起来即可构成四位加法器电路：A0--->+---------------->S0B0--->+-------Cin ----，-+-------------------，-------> C0A1---+---->，---------------->S1B1---+---->，-------C0----，--------------，-+---------------，------->C1A2---+------>，---------------->S2B2---+------>，-------C1----，-+---------------->C2A3---+-------+---->，---------------->S3B3---+-----，--------3.输入输出连接将输入的两个4位二进制数依次连接到四位加法器电路的输入端，将四位加法器电路的输出端连接到最终的输出端。
组合逻辑电路的设计举例
【例4】某工厂有三条生产线，耗电分别为1号线10kW，2号线 20kW，3号线30kW，生产线的电力由两台发电机组提供，其中1 号机组20kW，2号机组40kW。试设计一个供电控制电路，根据生 产线的开工情况启动发电机，使电力负荷达到最佳配置。
①逻辑抽象，列真值表 输入变量：生产线开工情况 A、B、C表示1、2、3号生产线， 生产线开工为1，停工为0；
1 11 1 1
水面低于检测元件——高电平； 无
水面高于检测元件——低电平； 水泵供水——高电平； 水泵不供水——低电平；
关 项
0 10 1 00
1 01 1 10
（二）写出函数式，同时化简 1、填写卡诺图： BC A 00 01 11 10
00 1 0
1 1
BC MS的卡诺图 A 00 01 11 10
4、将逻辑式化简或作适当变换： ① 使用小规模集成门电路，如不限种类 时，化为最简形式；如限制种类，要 变换成与器件相适应的形式。 ② 使用中规模组件时，将函数式变换成 与组件的逻辑函数相似的形式。
5、画出逻辑电路图。
给定逻辑功能
真值表
逻辑表达式 选定设器件计类型
和数目
表达式化简或 变换
逻辑电路图
二、组合逻辑电路的设计举例
A
1A VCC 1B 4B
1Y 4A
5V 如果要求用0 与非0 门实1 现 1 0 1、将函数式01 化为11 与非11 -与01非形11式
74LS00
B ML
2A 4Y 2B 3B
2Y 3A GND 3Y
C
MS
M S约 A ML束项 B
B0C
1
1
1
0
0
A 0 BC
组合逻辑电路考研题目及答案
组合逻辑电路考研题目及答案在数字逻辑电路设计中，组合逻辑电路是一类重要的基础电路，它们在处理数字信号时不涉及存储元件，其输出仅依赖于当前的输入状态。
以下是一些考研题目及答案的示例：题目一：逻辑门实现给定两个输入信号A和B，设计一个逻辑电路，使得当A和B同时为高电平时，输出为高电平，否则输出为低电平。
答案一：该逻辑电路可以通过一个与门（AND gate）实现。
当输入A和B都为1时，与门的输出也为1；当A或B为0时，输出为0。
题目二：编码器设计设计一个2-4编码器，输入为两个二进制位，输出为一个四位的二进制数，使得每个输入组合对应一个唯一的输出。
答案二：2-4编码器可以通过将输入的两位二进制数直接映射到四位二进制数来实现。
例如，输入00对应输出0000，01对应输出0001，10对应输出0010，11对应输出0011。
题目三：多路选择器设计一个4路1位选择器，输入为4个1位信号和一个2位选择信号，输出为选中的信号。
答案三：4路1位选择器可以通过两个2-1选择器级联实现。
首先，根据选择信号的高位选择前两个输入信号中的一个，然后将这个结果与选择信号的低位一起输入到第二个2-1选择器中，以选择最终的输出。
题目四：加法器设计设计一个全加器，能够对两个1位二进制数进行加法运算，并产生进位。
答案四：全加器可以通过一个异或门（XOR gate）和一个与门（AND gate）来实现。
异或门用于计算两个输入的和，与门用于计算进位。
如果两个输入相同，进位为1；如果不同，则进位为0。
题目五：布尔函数简化给定布尔函数F(A, B, C) = Σ(0, 1, 2, 7)，简化该函数。
答案五：根据布尔函数的卡诺图，可以发现F(A, B, C)可以简化为F = A'B + AB'C。
这是因为覆盖了所有使F为1的最小项。
这些题目和答案示例提供了组合逻辑电路设计的基础概念和方法，有助于考研学生在复习时加深对组合逻辑电路设计的理解。
电子技术基础(数字部分)：4-2组合逻辑电路的设计
Y3=CB A+C B+C A Y2=B A+BA
BA
Y4
DC
00 01 11 10
00
00
01 111
1
1
1
11
BA
DC
00
00
01 11111 11
Y3
01 11 10
001
11
11
10 1
01
10
01
BA
DC
00
Y2
01 11
10
BA
Y1
Y1=A
DC
00 01 11 10
00 1
00
1
01 1111
1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变 量，并定义逻辑状态的含义；
2、根据逻辑描述列出真值表；
3、由真值表写出逻辑表达式;
4、根据器件的类型,简化和变换逻辑表达式;
5、 画出逻辑图。
用门电路 将函数 式化简
6、工艺设计
逻辑 问题
逻辑
逻辑
真值表 函数式
选定器 件类型
将函数
用MSI组合 式变换
输出 B3 B2 B1 B0
1000 1001 1010 1011 1100 1101 1110 1111
(2) 画出各输出函数的卡诺图，并化简和变换。
B3
G1
0000
0000 1 1 1 1 G2 G3 1 1 1 1
G0
B2
G1
0000
1111 0 0 0 0 G2 G3 1 1 1 1
G0
B3 G3
B0 G3 G2 G1 G0
(3) 根据逻辑表达式，画出逻辑图
数字逻辑设计课件-第4章-组合逻辑电路
逻辑 命题
逻辑 真值表
逻辑 函数式
SSI 函数式
化简 选定
器件类型 函数式
MSI、PLD 变换
逻辑 电路图
逻辑 电路图
2. 组合逻辑电路设计举例
例1：用与非门设计一个举重裁判表决电路。设举重比赛有 3个裁判，一个主裁判和两个副裁判。只有当两个或 两个以上裁判判明成功，并且其中有一个为主裁判时， 表明成功的灯才亮。
A
﹠ AB
B
C
﹠ BC ﹠
Y
﹠ AC
（1）逻辑函数表达式
（2）真值表
Y AB • BC • AC AB BC AC
（3 ）分析逻辑功能
输入变量两个以上为“1”时，输出为“1”。
输入变量两个以上为“0”时，输出为“0”。
“实现表决电路的功能”
ABC Y 000 0 001 0 010 0 011 1 100 0 101 1 110 1 111 1
➢ 设I7的优先级别最高，I6次之，依此类推，I0最低。 3位二进制优先编码器的真值表
逻辑函数式：
Y2
I7 I7
I7I6 I6
I7I6I5 I5 I4
I7I6I5I4
Y1 I7 I7I6 I7I6I5I4I3 I7I6I5I4I3I2 I7 I6 I5I4I3 I5I4I2
§4.1 概述
数字电路按其完成逻辑功能的不同特点，可以划分为 组合逻辑电路和时序逻辑电路两大类。
➢ 组合逻辑电路的特点
①从逻辑上讲，组合电路在任一时刻的输出仅由该时刻的
输入决定，而与过去的状态无关，电路无记忆功能。
… …
a1
y1
组合逻辑电路
组合逻辑电路设计实例
Y
D7
Y0 Y1
Y
DIN[14:7]
P334 图6-1
DIN[6:0,15] DIN[13:6]
74x151 74x151
DOUT15
DIN[5:0,15,14]
74x151
74x151
DOUT14
DIN[0,15:9]
DIN[8:1] DIN[15:8] DIN[7:0]
74x151 74x151
（注意有效电平）
74x148 EI A2~A0 GS I7~I0 EO
74x138
GI G2A,B CBA Y7~Y0 A[2:0] AVALID
74x148
EI
I7 I0
A2~A0 GS EO
B[2:0] BVALID
R_L[7:0] 最高优先输入为0，其余输入为1
级联比较器
Q[23:0] P[23:0]
双优先级编码器
可以找出最高和第二高优先级的编码器
74x148
EI
如何找第二高优先级？
先“排除”最高优先输入 再用74x148找一次 其他输入不变
A2~A0 GS I7~I0 EO
利用74x148 找出最高优先级 需要2个优先编码器 1个译码器、若干“与门”
强制最高优先输入无效 —— 利用译码器和“与门”实现
如何利用2输入4位多路复用控制移位？
74x157
G S A4~A0 Y4~Y0 B4~B0 基本原理：
DIN[3:0] DIN[2:0,3]
利用多路复用器，
通过控制数据输 入端的连接使输 出产生移位。
当S=0时，Y=A，不移位
当S=1时，Y=B，相当于移动一位
改变A端输入数据的连接顺序 可以使输出：左/右移动一或多位
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
由真值表可以直接写出 其最小项表达式:
F
5， 6， 7 m 3，
数字逻辑
第4章 组合逻辑电路
组合逻辑电路设计
选择与非门组成电路，用卡诺图将其化为最简“与-或”式
数字逻辑
章晓卿
上海交通大学继续教育学院
第4章 组合逻辑电路
4.1 组合电路的分析方法 4.2 组合电路的设计方法 4.3 组合电路中的险象问题
险象产生 险象判断 险象消除
数字逻辑 第4章 组合逻辑电路
组合逻辑电路设计
1、建立给定问题的逻辑描述
正确理解问题的描述，分析输入、输 出之间的逻辑关系，常用的方法，根 据设计要求，列出真值表。
本节结束
谢 谢！
数字逻辑
第4章 组合逻辑电路
数字逻辑
第4章 组合逻辑电路
组合逻辑电路设计
2、求出逻辑函数的最简函数表达式
基于小规模集成电路优化设计目标， 要求所设计的电路包含的门电路最少、 引脚之间连线最少，所以，必须将逻 辑函数化简为最简表达式。 3、选择逻辑门类型并进行逻辑函数的变换 4、画出逻辑电路图
数字逻辑 第4章 组合逻辑电路
组合逻辑电路设计
AB C 0 1 00 0 0 01 0 1 11 1 1 10 0 1
F （A ，B ，C ） AB BC AC AB BC AC AB
数字逻辑
BC
AC
第4章 组合逻辑电路
组合逻辑电路设计
逻辑电路如下图所示
数字逻辑
第4章 组合逻辑电路
本讲小结
4.2 组合电路的设计方法 案例（1）
例1 设计一个3变量“多数表决电路”
设参加表决的输入变量为A、B、C。 输入为0，表示反对，输入为1，表示 同意。表决的结果用输出变量F表示。 表决的原则是“少数服从多数”，如 多数同意，决议通过，F=1，多数反对， 决议被否决，F=0。数字来自辑第4章 组合逻辑电路
组合逻辑电路设计
根据分析，可以很容易列出真值表如下图所示：