Si3N4／SiO2叠层栅MOS电容抗辐照总剂量研究

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SiO2／(Si3N4+BN)透波材料表面涂层的防潮性能和透波性能研究

ＳｕｄｎＭｏｓｕｒ — ｏｆａａｅ— Ｔｒｎｓｍｉｓｖｔｏｒｉｓｏｔｙｏｉｔｅ— ＰｒｏｎｄＷｖ — ａｉｓｉｉｙＰｒｐｅｔｅｆ
ｔｅＣｏｔｇｎＳＯ２（ｉ＋Ｂｈａｉｓｏｉ／Ｓ３ｎＮ４Ｎ）ＲｄｍｅＭａｅｉｌａｏｔｒｓａ
ＡｓａｔＳＯ／Ｓ３４Ｎ）ｃｍｏｉ，ｉｅｆｒａｃｙｅｓｎｃｍｉｉａｏｅｍｔｒｌａｂｔｃ：ｉ２（ｉ＋ＢｒＮｏｐｓｅａｈｇｐｒｍｎｅｈｐｒｉｓｌｒｄｍａｉ，ｈｓｔｈｏｏｓｅｅａ
李俊生，张长瑞，思青，王曹峰，王衍飞
（国防科技大学航天与材料工程学院新型陶瓷纤维及其复合材料国防科技重点实验室，沙４０７）长１０３
摘要：ｉ，（ｉＮ）ＳＯ／Ｓ，＋Ｂ复合材料是近几年发展起来的综合性能优良的适用于高马赫数的导弹天线罩材料。Ｎ
ＬｕｓｅｇｈｎｈｎｒｉＩＪｎｈｎ，ＺａｇＣａｇｕ，ＷａｇＳｑｎ，ＣｏＦｎ，ＷａｇＹａｆｉｎｉｉｇａｅｇｎｎｅ
（ｔｔＫｙＬｂｒｔｒｏｄａｃｄＣｒｍｃＦｂｒ＆ＣｍｏｉｓＣｌｇＡｒｓａｅ＆Ｍａｅｉｓｎｉｅｎ，ＳａｅｅａｏａｏｙｆＡｖｎｅｅｉｉｓａｅｏｐｓｅ，ｏｌｅｔｅｏｅｐｃｆｏｔａｇｎｒｇｒｌＥｅｉＮｔｎｌＵｉｒｔｏＤｆｎｅＴｃｎｌｙｈｎｓａ４０７，Ｃｉ）ａｏａｎｅｉｅｓｅｏｇ，Ｃａｇｈ１０３ｈｎｉｖｓｙｆｅｈｏａ

Si_3N_4薄膜的成分与结构研究

2. 1. 2 T EM 分析透射电子显微镜 ( T EM ) 分析 ( FE I 公司:
T ecna i G2F 20 S2TW IN 型透射电子显微镜) 结果如
图 4 ESEM 扫描电子能谱图 F ig. 4 ESEM spectrum
2. 2 S i3N4 薄膜的成分
2. 2. 1 D PA 分析对 Si3N 4 薄膜样品进行俄歇深度剖面分析, 结
2. 2. 2 A ES 分析用M K 公司的 V G. M ICROOLAB. M K 型俄
歇电子能谱仪 (A ES) 对 Si3N 4 薄膜进行分析, 图 6 是获得的 Si3N 4 薄膜的 A ES 谱图, 可以看到两个明显的谱峰, 一个是 Si 峰, 一个是N 峰; 没有发现其它杂质存在, N 峰是由于中间反应产生的。说明 PECVD 反应过程中 Si3N 4 薄膜成分比较纯净。
1 实验方法
在 Si 基体表面制备 Si3N 4 薄膜是通过 PECVD 方法在日本产的 PECVD 设备 PXJ 2100RH 上进行的。采用平面圆形反应器装置的两个极板互相平行的圆板, 射频功率以电容耦合式输入, 获得均匀的电场分布, 它是半导体薄膜行业主流使用的等离子体发生器。电极有两块间隔 2 英寸, 直径 26 英寸的平行圆板构成, 上电极加高压, 经匹配电路与 5 kW 、 5 kH z的电源相接, 下电极接地并为放基片的基座。
su lts w ere tested by XRD , T EM , A ES and D PS and show ed tha t the Si3N 4 film is am o rp hou s and the com po sition of the film is p rincip a lly Si3N 4 a s exp ected, esp ecia lly the bond ing steng th betw een Si3N 4 film and Si sub stra te is h igh w ith h igh com p act2 ness of the film a s ind ica ted by SEM.

带有Si_3N_4薄膜的玻璃-硅-玻璃三层结构的阳极键合

２．Ｐｅｎ－ＴｕｎｇＳａｈＩｎｓｔｉｔｕｔｅｏｆＭｉｃｒｏ－ＮａｎｏＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙ，ＸｉｓｕｌｅｎＵｎｉｖｅｒｓｉｔｙ，Ｘｉａｍｅｎ３６１００５，Ｃｈｉｎａ）
２０１３年第３２卷第８期
传感器与微系统（ＴｒａｎｓｄｕｃｅｒａｎｄＭｉｃｒｓｅｙｓｔｅｍＴｅｃｈｎｏｌｏｇｉｅｓ）
６３
带有Ｓｉ３Ｎ４薄 Байду номын сангаас 的玻璃一硅一玻璃三层结构的阳极键合
ｑｕａｌｉｔｙｏｆｎｏａｄｉｃｂｏｎｄｉｎｇ．ｎｄａｂｏｎｄｅｄｓａｍｐｌｅｓａｒｅｔｅｓｔｄｅｏｎｔｅｎｓｉｏｎ．Ｔｈｅｒｅｓｅａｒｃｈｓｈｏｗｔｈａｔｍｏｒｅｔｈａｎ９０％ｗａｆｅｒ
ｐｏｉｎｔｃａｔｈｏｄｅｔｏｒｅａｌ — ｔｉｍｅ０ｂｓｅｒｖｅｗｈｅｔｈｅｒｉｆｈｅｔｂｏｎｄｉｎｇｉｎｔｅｒｆａｃｅｉｓｂｌａｃｋｏｆｈｅｔｓａｉｎｅｃｈａｒａｃｔｅｒＳＯａｓｔｏｊｕｄｇｅ
ｐｒｅｓｓｕｒｅｉｓＩ２００Ｖｎｄａ４５０Ｐａｒｅｓｐｅｃｔｉｖｅｌｙ．ａｔ４００℃ ．

现代CMOS工艺基本流程

多晶硅氧化
• 多晶硅氧化
– 在多晶硅表面生长薄氧化层
– 用于缓冲隔离多晶硅和后续步骤形成的
Poly Re-oxidation
Si3N4
Poly Gate Electrode
Gate Oxide
N- Well
P- Well Silicon Epi Layer P-
Silicon Substrate P+
光刻胶成形
• 光刻胶成形
– 厚度比较厚，用于阻挡离子注入 – 用于N-阱的定义
Future PMOS Transistor
Photoresist Future NMOS Transistor
Silicon Epi Layer P-
Silicon Substrate P+
磷离子注入
• 磷离子注入
– 高能磷离子注入 – 形成局部N型区域，用于制造PMOS管
– 用于控制NMOS管的源/漏区注入
Photoresist
P Tip
N- Well
N Tip
P- Well Silicon Epi Layer P-
Silicon Substrate P+
NMOS管源/漏注入
• NMOS管源/漏注入
– 浅深度、重掺杂的砷离子注入，形成了重掺杂的源/漏区
– 隔离侧墙阻挡了栅区附近的注入
Arsenic (-) Ions
Photoresist
N- Well
N Tip
P- Well Silicon Epi Layer P-
Silicon Substrate P+
除去光刻胶
N- Well
N Tip
P- Well Silicon Epi Layer P-

【精品】电子科大毕设范文

摘要VDMOS是功率电子系统的重要元器件，它为电子设备提供所需形式的电源和为电机设备提供驱动。

在辐照环境中使用的VDMOS器件的电学参数会在受到辐照后发生变化，影响到其在整体电路中的应用，因此对其辐照效应及抗辐照技术的研究具有重要的意义。

本文研究了功率VDMOS器件的总剂量辐照理论，借助数值仿真软件深入分析了总剂量辐照对功率VDMOS器件性能的影响，以及VDMOS器件的总剂量辐照加固理论和方法，重点分析了薄栅氧化层技术，后栅氧化层技术。

基于上述研究设计了一套薄栅氧化层技术结合后栅氧化层技术的功率VDMOS器件总剂量辐照加固的工艺流程，并采用该流程制造出了一种总剂量辐照加固的功率VDMOS器件。

关键词：功率VDMOS器件，总剂量辐射，后栅氧技术I / 65ABSTRACTVDMOSisanimportantcomponentofpowerelectronicsystems,whichprovideth enecessaryformsofpowersourceforelectronicdevicesandpower-driverelectri calequipment.InRadiationenvironment,theelectricalparametersofVDMOSdevi cesusedinthewillbechangedafterirradiation,whichaffecttheoverallcircuit ,SotheresearchoftheVDMOSradiationhardenedtechnologiesisveryimportant.ThetotaldoseradiationofpowerVDMOSdevicesareresearchedinthisthesis.AndI usenumericalsimulationsoftware-depthanalysisofthetotaldoseofirradiationontheperformanceofpowerVDMOSdevices,aswellasthetotaldoseofVDMOSdevicesreinforcementtheoryandmethodofirradiation,focusingonanalysisofthethingateoxidetechnology,afterthegateoxidetechnology.Basedontheaboveresearch,designasetofthingateoxidetechnologyafterthegateoxidetechnologypowerVDMOSdevicetotaldoseirradiationofthestrengtheningprocessandtheprocessusedtocreateatotaldoseofirradiationpowerVDMOSdevicesreinforcement.Keywords:powerVDMOSdevices,atotaldoseofradiation,“lateandthingate”technologyII / 65目录第1章引言 .......................................... 错误!未指定书签。

集成电路工艺原理相关试题

集成电路工艺原理相关试题一、选择题1.集成电路工艺的发展历经了以下哪几个阶段？ A. 自由扩散阶段、光刻成型阶段、微影速度阶段 B. 预扩散台阶、纳米光刻阶段、电子束曝光阶段C. 扩散二极管阶段、光刻馏分阶段、微影速度阶段 D. 电子束曝光阶段、分子束曝光阶段、纳米光刻阶段2.下列哪种是集成电路工艺中常用的掩模技术？ A. 仰视照相法 B. 紫外光刻法 C. 照相法 D. 磁控溅射法3.集成电路工艺中的光刻成像的基本过程包括哪些步骤？ A. 刻蚀、扫描、照射 B. 曝光、显影、清洗 C. 感光、曝光、显影 D. 感光、曝光、刻蚀4.下列哪种材料不适合用于集成电路的制作？ A. 硅 B. 铝 C. 铜 D. 锡5.集成电路工艺中的扩散过程是指什么？ A. 材料中杂质的扩散 B. 将电路图案转移到硅片上的象限 C. 利用高温使材料的原子迁移 D. 利用光照使光刻胶产生化学反应二、填空题1.集成电路工艺中，常用的曝光技术是将光照射在待制作电路上，通过光刻胶对光进行控制，达到光刻胶的显影，从而得到所需的图形。

2.集成电路工艺中，光刻胶的主要组成是聚合物和光敏剂。

3.集成电路中的 MOSFET 制作过程中，常用的氧化物层材料是SiO2。

4.集成电路中，扩散过程会引入适量的杂质，以改变材料的导电性能。

5.集成电路工艺中，常用的金属导线材料是铝。

三、简答题1.请简要介绍集成电路工艺中的光刻成像过程。

光刻成像是集成电路工艺中常用的掩模技术之一，其基本过程包括：–感光：在待制作电路表面涂上一层光刻胶，将器件图形的反转图案转移到光刻胶上。

–曝光：将待制作电路与光刻胶一起暴露在紫外光下，通过光刻胶中的光敏剂吸收光能而发生化学反应，使得光刻胶的物理和化学性质发生变化，在胶层上形成图形。

–显影：通过将光刻胶浸泡在显影液中，溶解未暴露于光的部分，得到所需的图形。

2.集成电路中的扩散过程是指什么？请简要描述扩散过程的基本原理。

Si3N4基复相陶瓷天线罩材料的制备及性能

中图分类号：Ｂ３Ｔ３２文献标识码：Ａ
ＰｒｐｒｔｎａｄＰｒｐｒｉｓｏｉＮ４ＭａｒｘＲａｏｅＣｅａｉｓｅａａｉｎｏｅｔｆＳ３ｔｉｄｍｒｍｃｏｅ
ＷＡＧＳｑＩＺＡＧＣａｇｒ，ＮＧＳｅ－ｅ，Ｉｏｇｊ，ＡｅｇＨａｆｎ，ｉｏ－ａｇＮｉｉＨＮｈｎ－ｉＷＡｈｎｗｉＱｎ・ｎＣＯＦｎ，ＵＨｉｅＪｎＹｎｇｎ — ，ｕＧｉ —ｇａｇｇ
ｗｅｅｏｔｔｉｒｈｎｔｎｎ（Ｗｍｘｒｐｗｅ）ｏＳ，ＮＳ，ｉ５％，０ａｄ１％，ｒｐｃｖｌ．ｈｃｅｎａｉｕｅｏｄｒｆｉＢ，ｉｔｓ５３％ｎ０ｅｅｔｅｓｉｙ
Ｋｅｒｓｍｄｍｅｒａｔｎｂｎｎｉｔｒ；ｉｃｎｎｔｄ；ｏｏｉｉｅｑａｔ；ｅａｃｙｗｏｄ：ｏ；ｅｃｏｉｄｇｓｅｌｓｉｉｅｂｒｎｎｔｄ；ｕｒｃｒｍｉｓｉｉｎｎｇｌｏｉｒｒｚ
维普资讯
国防科技大学学报
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文章编号：０１￣８（）） —Ｏ４１０一６ｚｏｍ６Ｏ４—０４
Ｓ３４复相陶瓷天线罩材料的制备及。 ‘ ｉ基Ｎｌ生能
ｓｔｆｒｃｓ．Ｓ，ＢａｄＳ０２ｐｗｅｅｅｔｅｍａｎｒｗｍａｅｉｌ．ＴｅｅｅｔｏｅｒＷｍａｅａｓａｄｔｅｍｏｅｒｃｓｉｇｉｅｎｐｏｅｓｉＮｎｉｏｄｒｗｒｉａｔａｓｈｆｃｓｆｔｔｒｌｎｄｌｐｏｅｓｎｉｇｈｒｈａｉｈｎｐｒｍｅｅｓａｄｔｅｃｍｐｃｄｎｉｏｒｐｒｅｆｅｍｔｒｌｅｅｉｖｓｇｔｄｈｘｅｍｅｔｌｅｕｔｓｏｄｔａｔｅｍｔｒａａａｔｒｎｏａｔｅｓｈ￣ｎｐｏｅｔｓｏｅａｒｅｔａ．Ｔｅｅｐｒｎａｓｓｈｗｅｔｅａｈｓｉｈｔａｉｗｎｉｅｉｒｌｈａｉｈｌ

薄膜CVD技术

G=hG（CG/ m）为高温下的质量输运控制 G=kS（CG/ m）为较低温下的表面反应控制
质量附面层（速度界面层）模型:
可得： 2 L 2 L 3 mvL 3 ReL 0
所以：
hG
DG
3 2
DG L
DG
D0
T T0
a
ReL
3 2
DG L
mvL 0
E
kS e KT
CVD原理的特点？
掺杂多晶硅
3）掺杂多晶硅在器件中的作用 a）MOS栅的自对准工艺 b）MOS感应栅—可读写和闪存器件
10.3.5. 金属材料CVD 金属膜的生长以物理溅射为基本方法，但由于其方向性，使其台阶覆盖能力不好；合金膜和硅化物的组成配比较难控制。
1）金属硅化物的CVD 如LPCVD：2WF6+SiH4—2WSix+3SiF4+14H2
1）SiO2膜刻蚀的掩蔽 2）离子注入掩蔽膜
3）掩蔽SiO2膜不能掩蔽的杂质，如：Ga、Zn 4）局部氧化（LOCOS）掩蔽膜
5）多层布线金属间的介质隔离膜
6）抗碱金属扩散
但生径Si长之3NS一4/iS3。Ni界4膜面。的S应iO力xN很y膜大是，解不决宜这直一接问在题Si的上途
氮化硅有结晶化形和无定形两种在器件中常希望无定形氮化硅（？）
10.2. CVD反应室
气相沉积的反应控制模式主要为质量输运控制和表面反应容易引入污染和外延时的自掺杂，可能存在工艺上的不兼容；设备简单；生长与气流有关，厚度均匀性不易控制。
表面反应控制：生长反应与气流无关，因而均匀性好，产量高；生长速率与温度有关，较难控制；生长温度低，污染小，但容易产生缺陷。
6TiCl4+NH3—6TiN+24HCl+N2

亚微米CMOS集成电路抗总剂量辐射版图设计

ｈｇｅｅａａｉｎ—ｈｒｎｅｓａｉｉｆｍｉｒｅｅｔｏｃｄｖｃｓｉｈｌｖｌｒｄｉｔｏａｄｓｂｌｔｏｃｏｌｃｒｎｉｅｉｅ．Ｔｈｓｐｐｒｉｔｏｕｅｈａｉｔｏｓｙｉａｅｎｒｄｃｓｔｅｂｓｃｍｅｈｄｏａｉｔｎ— ｈｒｎｓ，ａｄｐｒｖｄｓａｄｓｇｔｏａｉｇｔｒａｏａｏｔｔａａｇｔａｍｏｅｆｒｄａｉｏａｄｅｓｎｏｉｅｅｉｎｍｅｈｄｓｖｎｈｅａｅｆｌｙｕ，ｈｔｃｎｅｒｉｔｇａｅａｉｔｎ —ｈａｄｅｓＡＳＣｗｉｈｅｃｍｍｅｃａｒｆ．ｎｅｔｄｒｄａｉｒｏ－ｒｎｓＩｔｔｏｈｒｉｃａｔｌＫｅｒｙｗｏｄｓ：ｇｄ — ｄａｎＲｉｅｒｉＴｒｎｉｔｒＳｂｍｉｒｎａｓｓｏ；ｕｃｏＣＭＯＳｎｅａｅＩｔｇｔＣｉｃｉ；Ｒａｉｔｏ — Ｈａｄｅｓｒｒｕｔｄａｉｎｒｎｓ；，０ａＤｏｅＥｆｅｔｌｔｌｓｉｃｓ１
面陷阱引起的器件参数退化已经非常小。一般认为深亚微米Ｃｓ技术本身即是加固的，叫本征加ＭＯ也固。但是，用本征加固也带来式有三种：总剂量辐射效应（Ｉ、粒子翻转ＴＤ）单效应（Ｅ和单粒子闩锁效应（Ｅ）ＳＵ）ＳＬ。在过去、太
摘要：随着商业集成电路生产进入亚微米工艺时代，生产出的微电子器件抗辐射能力不断其

微电子工艺习题参考解答

CRYSTAL GROWTH AND EXPITAXY1．画出一50cm 长的单晶硅锭距离籽晶10cm 、20cm 、30cm 、40cm 、45cm 时砷的掺杂分布。

(单晶硅锭从融体中拉出时,初始的掺杂浓度为1017cm —3） 2．硅的晶格常数为5.43Å．假设为一硬球模型：（a ）计算硅原子的半径。

(b ）确定硅原子的浓度为多少（单位为cm —3）?(c ）利用阿伏伽德罗（Avogadro)常数求出硅的密度。

3．假设有一l0kg 的纯硅融体，当硼掺杂的单晶硅锭生长到一半时，希望得到0。

01 Ω·cm 的电阻率，则需要加总量是多少的硼去掺杂？4．一直径200mm 、厚1mm 的硅晶片，含有5。

41mg 的硼均匀分布在替代位置上,求： (a ）硼的浓度为多少？(b ）硼原子间的平均距离。

5．用于柴可拉斯基法的籽晶，通常先拉成一小直径（5。

5mm ）的狭窄颈以作为无位错生长的开始。

如果硅的临界屈服强度为2×106g/cm2，试计算此籽晶可以支撑的200mm 直径单晶硅锭的最大长度。

6．在利用柴可拉斯基法所生长的晶体中掺入硼原子，为何在尾端的硼原子浓度会比籽晶端的浓度高?7．为何晶片中心的杂质浓度会比晶片周围的大？8．对柴可拉斯基技术,在k 0=0。

05时，画出C s /C 0值的曲线。

9．利用悬浮区熔工艺来提纯一含有镓且浓度为5×1016cm —3的单晶硅锭。

一次悬浮区熔通过,熔融带长度为2cm,则在离多远处镓的浓度会低于5×1015cm —3？10．从式L kx s e k C C /0)1(1/---=，假设k e =0。

3，求在x/L=1和2时，C s /C 0的值。

11．如果用如右图所示的硅材料制造p +—n 突变结二极管，试求用传统的方法掺杂和用中子辐照硅的击穿电压改变的百分比。

12．由图10.10,若C m =20％，在T b 时,还剩下多少比例的液体?13．用图10。

CMOS抗总剂量辐照原理及先进加固器件

CMOS抗总剂量辐照原理及先进加固器件【摘要】随着半导体产业的进步以及空间技术和核工程的快速发展，越老越多的CMOS集成电路被应用于辐照环境当中。

因此CMOS电路面临着更加严峻的挑战。

为了保证CMOS集成电路在严苛条件下的性能表现以及可靠性，抗辐照加固技术应运而生。

本文从抗辐照加固的基本原理出发，分析了辐照失效的机理以及几种不同的失效模式，并简单介绍了几种不同的抗辐照加固结构。

关键词CMOS电路; 总剂量辐照加固;1 辐照失效机理集成电路在辐照环境下的机理大致有以下几种形式：⑴单粒子效应⑵总剂量效应⑶中子辐射效应⑷瞬时辐射效应⑸剂量增强效应⑹低计量率效应。

其中，导致器件失效的影响较大的辐射效应为总剂量效应（TID，Total Ionizing Dose）和单粒子效应（SEE，Single Event Effects）[1]。

下文将具体介绍这两种辐照效应的产生方式及其对电路单元的影响。

1.1 总剂量效应（TID）总剂量效应是当集成电路元器件长期处于辐射环境中时，多次粒子入射将会造成正电荷积累，从而引起器件性能发生退化甚至失效。

当航天器和武器型号中所使用的电子元器件工作在电离总剂量辐射环境中时，会遭遇高能粒子及光子的轰击，其工作参数及使用寿命不可避免地会受到影响和危害，严重时可引起航天系统失效，甚至导致不可想象的航天事故。

电离总剂量辐射对半导体元器件的影响主要体现在隔离二氧化硅层中，如：MOS结构的栅氧化物、隔离氧化物和SOI器件的BOX埋氧层等等。

辐射产生的电子会在几皮秒的时间内被扫出氧化层并被栅电极收集，而空穴会在栅极电场的作用下向Si/SiO2界面处缓慢运动。

然而，有些电子还没有来得及被扫出电场就已经又和空穴复合了。

没有发生复合反应的那部分电子空穴对被称为净电荷量。

没有被复合的空穴会在氧化层中以局域态的形式向界面处做阶跃运动。

当空穴运动到界面附近时，一部分会被界面处的空穴陷阱俘获，形成带正电的氧化物陷阱电荷。

CMOS抗总剂量辐照原理及先进加固器件

CMOS抗总剂量辐照原理及先进加固器件随着半导体器件应用的广泛发展，总剂量辐照作为一种典型的辐照方式，成为了半导体器件加固和抗辐照能力提升的关键研究方向。

CMOS抗总剂量辐照原理及先进加固器件的研究，能够有效提高CMOS器件的抗辐照能力、延长器件的使用寿命，并增强电路功能的稳定性。

CMOS抗总剂量辐照原理主要涉及电离辐射和电子捕获两个方面。

电离辐射会引起材料内部的电荷移动，从而导致电阻值的变化，而电子捕获则是因辐照导致电子从导带陷阱级别的能量水平被俘获，从而形成空穴，导致电阻变化。

为了解决这些问题，先进加固器件的研究主要集中在以下几个方面。

首先，针对电离辐射引起的电阻变化，研究者发展了多种抗辐照技术。

其中一种方法是通过选择合适的工艺参数和材料来改善电阻漂移行为。

例如，采用低温氧化硅（SiO2）或氮化硅（Si3N4）作为介质材料，或者使用金属栅极等技术，都能够有效减小电阻的变化。

此外，研究人员还通过设计具有抗辐照性能的场效应管（FET）结构，实现了较低的电阻变化。

其次，针对电子捕获引起的电阻变化，研究者提出了一系列的解决方案。

一种常用的方法是通过优化器件的结构和材料，来抑制电子捕获过程。

例如，添加稀土氧化物或高低介电常数的介质材料，能够显著减小电阻漂移。

此外，研究人员还发展了一种基于硅上硅层间绝缘层（SOI）的CMOS器件结构，通过SOI层的介质屏蔽作用，有效抑制电子捕获过程。

最后，除了上述的结构和材料优化方法外，先进加固器件还包括了一些其他的技术手段。

例如，通过引入补偿技术，如电荷补偿、温度补偿等，能够在一定程度上减小因辐照而引起的电阻变化。

此外，研究人员还提出了一种新型的加固方法，即辐照前注入高浓度杂质，通过优化介质表面电荷分布，来抑制电阻漂移。

总的来说，CMOS抗总剂量辐照原理及先进加固器件的研究，通过优化器件的结构和材料、引入补偿技术以及注入高浓度杂质等方法，在一定程度上提高了CMOS器件的抗辐照能力。

mos管有源电阻和无源器件

(S D ) R ( R口 R口 ) (
2
L L
) (
2
W W
)
2
• 在大多数情况下，由于L>>Δ L，所以上式可简化成：
(S D ) R ( R口 R口 ) (
2
W W
)
2
• 通常对于上式中第一项偏差，离子注入电阻比扩散电阻要小，衬底硅电阻比多晶硅电阻要小（多晶硅材料晶粒结构变化增加所致）；第二项偏差，随着光刻技术特别是干法刻蚀即等离子刻蚀技术的出现，该项偏差大大减小。
有源电阻
2 MOS管的栅极接固定偏置
• 根据MOS管的栅极所接的固定偏置的大小不同，MOS管可工作于饱和区与三极管区。 • 在实际应用中，根据输出端不同，又可分为漏输出与源输出两类工作方式。
有源电阻
1）漏输出，源极交流接地
• VGS是固定的，当MOS管的漏源电压大于栅极的过
驱动电压时，MOS管工作于饱和区，忽略沟道调制
无源器件
电阻 • 电阻是模拟电路的最基本的元件，在集成电路中
有多种设计和制造方法，并有无源电阻与有源电
阻之分。电阻的大小一般以方块数来表示，电阻
的绝对值为：
R R口 L W
• 式中R□为单位方块电阻值，L和W分别是指电阻的长度与宽度。
无源器件
• 若假定这些参数是统计无关的，则电阻值的偏差可表示为：
• 考虑沟道调制效应时，交流电阻是一有限值，但远大于在该工作点上的直流电阻，且其值基本恒定。
有源电阻
1）忽略衬底偏置效应 • 首先根据饱和萨氏方程，可得到其电压与电流特性： • 则有：
I D K N (V GS V th )
V V GS V DS V th

9.CMOS集成电路抗辐射加固工艺技术研究.

哈尔滨理工大学硕士学位论文CMOS集成电路抗辐射加固工艺技术研究姓名:刘庆川申请学位级别:硕士专业:仪器仪表工程指导教师:于晓洋;苏秀娣 20070101哈尔滨理工大学工程硕士学位论文CMOS集成电路抗辐射加固工艺技术研究摘要随着现代科学技术的发展,具有高速信号处理能力和强的抗辐射能力的计算机及控制部件已成为通信卫星、气象卫星、航天飞行器、现代武器等系统的核心部分。

因此,发展具有高速度、强抗辐照能力的集成电路技术是电子信息产业和国防装备系统的关键。

当前,在集成电路芯片制造中,体硅CMOS半导体工艺技术仍占据主导地位,因此,对CMOS集成电路进行加固研究就显得十分必要.由于抗辐照加固技术属于军用技术范畴。

它具有高度的保密性,因此抗辐照加固工艺必须依靠自己的力量,从基础工艺出发进行研究。

用在空间中的电路会受到各种射线的影响,要产生电离辐照效应和单粒子效应等。

本文第一部分主要讲述了CMOS电路的电离辐射效应主要介绍了界面态的产生,并详细分析了辐射感生陷阱电荷的产生过程。

并根据上述原理指导下确定了工艺、设计两方面的抗辐照加固方法,分别介绍了栅氧化层加固,源漏制备技术加固,钝化层加固,场区加固,以及栅氧后高温的影响。

第二部分主要讲述了CMOS集成电路的单粒子效应。

主要介绍了单粒子效应的模型,包括电荷聚集模型、粒子分流模型和电荷横向迁移模型;并介绍了不同的高能粒子的单粒子损伤机理;着重描述了CMOS集成电路的单粒子效应.并且根据上述的损伤机理,从设计和工艺方面提出了抗单粒子效应的方法。

最后根据上面得出的可行的方法研制了抗辐射加固电路CPU,并取得了较好的抗电离辐射和抗单粒子效应的效果。

关键词 CMOS集成电路:电离辐射效应;单粒子效应堕垒堡矍三查兰二堡璺圭兰堡鲨圣Research of CMOS Integrated Circuit Radiation Hardened ProcessAbstractWith the development of modem science technology,the computers and control parts with the ability of handle high—speed signal and strong radiation resistant have become the COre of communication satellite,weather satellite, aircraft and modem weapon ctc.So that,the key of electronics information industry and national defense is to develop high・speed strong radiation resistant integrated circuit technology.At present,in the manufacturing of IC slice,body-silicon CMOS process technology still occupy predominate position.so it is necessary to harden research CMOS IC.Because the Radiation Resistant and Hardened Technology (RRHTbelong to the military technology,it is a secret.So we must study RRHT by ourselves based on basic techniques.The circuits used for space technology,will be affected by various rays,c柚 generate ionizing radiation effect and single-event effect.It is mainly tellsionizing radiation effect and radiation resistant technology on CMOS circuit in the first part,include boundary surface state and induced trap charge of radiation;separately introduce gate oxidation layer hardness,source/drain hardness, passivation layer hardness,field areas hardness and the influence of hi讪 temperature after gate oxidation.The second part mainly tells single event effect.The single event effect model is first tells include charge collect model,particle diffluence model and charge’S transverse transfer model.Then damage effect is tells that cawed by high energy particles.Then it is describesthat the single event effect of CMOS IC.Then it is tells that the way of how to protect CMOS circuit using methods of design and process.・¨・哈尔滨理丁人学T程硕I‘学位论文The last it is also introduce development of radiation hardened IC 80C86 CPU.The anti-ionizing・radiation-effect and anti—single・event-effect achieve good result.Keywords CMOS IC;Ionizing radiation effect;Single event effect-儿l-哈尔滨理工大学工程硕|:学位论文第1章绪论1.1课题背景及研究的目的和意义随着现代科学技术的发展,具有高速信号处理能力和强抗辐射能力的计算机及控制部件已成为通信卫星、气象卫星、航天飞行器、现代武器等系统的核心部分。

DC-DC转换器辐射效应简介2

总剂量电离辐射对CMOS数字电路电路的影响
反相器
转移特性负向移动，互补对称特性破坏，噪声容限变小。静态电流增加，输出电平变化，高电平降低，低电平增高，逻辑摆幅减小。输出上升时间及下降时间变大。工作频率降低。严重时失去反相功能。
传输门
漏电电流增加，截止特性变坏。严重时失去开关特性。
典型原理电路
右图是一个它激PWM 控制的串联DC-DC非隔离转换器电路.与同类转换器类似,它主要由比较器、运算放大器等模拟电路和功率半导体器件,例如 VDMOSFET构成. 这些器件的辐射效应决定了DC-DC转换器的辐射响应,成为我们重点介绍的对象。
进一步的解释
1.在上述电路中,如果用变压器代替电感L,则成为隔离式DC-DC,输入输出电路有独立的电流路径. 2.在上述电路中,如果增加振荡电路代替外来锯齿波, 则成为自激式DC-DC 3.PWM可以采用双极电路也可以采用CMOS电路,或由BCD工艺构成的控制电路,这种工艺的优点是功率器件也可以同时集成,构成单片DC-DC,目前功率器件多半采用频率特性好的VDMOS器件.
单粒子翻转（SEU）及单粒子闩锁（SEL）
在CMOS电路中，最有代表性的单粒子效应是存储电路中的单粒子翻转，在CMOS SRAM的存储单元中 ,假定NMOS(n2)处于截止状态（n1导通），单粒子沿敏感节点入射，产生的电荷被节点A收集，导致n2导通，单元发生翻转（n1变为截止），结果产生逻辑错误。同瞬态辐射类似，如果敏感发生在寄生SCR的触发点，同时寄生双极晶体管也满足SCR触发条件，则单粒子闩锁（SEL）也可能发生。
实验获得QOT及ΔDIT
2. C-V测量法采用高頻C-V测量得到辐射前后中带电压差VMG及平带电压差VFB, 由(1) 及(2)可获得Qot及ΔDit Qot= VMG Cox/q (1) Dit= εox(VMG- VFB)/qtoxln[kT(ND/ni)] (2) tox:SiO2厚度 ND:Si表面掺杂浓度 εox:SiO2相对介电常数 Cox:SiO2单位面积电容量

半导体工艺基础第八章薄膜技术

②速度附面层：速度分布受到扰动的区域，也称滞留层自由流体：速度附面层以外的流体。附面层厚度δ u:在该处的流速是自由流体流速uT的99％。
u x n x g uT
式中，τ －气体粘滞系数；ξ g－气体密度；β n－无量纲常数，线性分布β n＝。若基座的长度＝L，则 2 1 L L u u x dx L 0 g uT
一、外延生长动力学原理

设外延层表面反应剂离子流密度为J1,则
N G J 1 DG y
y 0

N
DG
N G 0 N GS hG N G 0 N GS
式中，DG－反应剂在H2中的扩散系数；hG－反应剂的气相转移系数（hG=DG/ δ N≈DG/ δ u)。设外延层表面消耗的离子流密度为J2，则 J2=ksNGS ks－表观化学反应速率常数. N G0 平衡时， |J1|=J2=J，则 N GS
二、外延掺杂及杂质再分布
2.影响掺杂浓度的因素
①掺杂剂分压Pf0：Nf 与 Pf0成正比（图3－15a） ②外延工艺（温度、生长速率）：掺杂剂分压一定时：高温下，H与v无关，掺杂浓度随生长速率的增加而下降；低温下， Nf∝ HPf0，且H 随生长速率的增加而增加，因此掺杂浓度与生长速率成正比；。

薄膜材料
①半导体材料－Si、GaAs、GaN、SiC、SiGe ②金属材料－Al、Au、Pt、Ni、Cu、W ③无机材料－SiO2 、Si3N4 ④有机材料
薄膜淀积概述
薄膜制备 ①间接生长法：制备薄膜所需的原子或分子通过化学反应得到。包括：气相外延、热氧化、化学气相淀积（CVD) 等。 ②直接生长法：制备薄膜所需的原子或分子不通过化学反应，直接转移到衬底上。包括：液相外延、固相外延、分子束外延（MBE) 、真空蒸发、溅射、涂敷等

电离总剂量辐射效应及加固方法解析

目录一、辐射环境 (2)1.1 范艾伦辐射带 (2)1.1.1 内辐射带（Inner Belt） (3)1.1.2 外辐射带（Outer Belt） (3)1.2 宇宙线辐射环境 (3)1.2.1 银河宇宙线 (3)1.2.2 太阳宇宙线 (3)1.3 核爆辐射环境 (4)1.4 存在电离总剂量辐射的环境 (4)二、总剂量辐射损伤的产生机理 (4)三、电离总剂量辐射对器件的影响 (6)3.1 总剂量辐射对NMOS晶体管关态漏电流的影响 (6)3.2 总剂量辐射对VDMOS晶体管1/f噪声的影响 (7)3.3 总剂量辐射对SRAM静态功耗电流的影响 (8)3.4 总剂量辐射对SRAM功能的影响 (9)四、针对辐射损伤所采取的辐射加固方法 (9)4.1 环形栅结构 (10)4.2 H形栅结构 (13)4.3 P+保护环 (15)4.4 厚场氧旁附加薄场氧层 (16)电离总剂量辐射效应及加固方法解析起草人：丛忠超一、辐射环境辐射环境主要包括空间自然辐射环境和人造辐射环境两种。

其中，空间辐射环境又可以分为范.艾伦辐射带和宇宙射线两种，而人造辐射环境主要是指核武器爆炸和地面辐射模拟源两种。

下面针对上述辐射环境进行详细介绍。

1.1 范艾伦辐射带所谓地球辐射带就是指那些存在于地球周围的高能粒子集中的区域，一般存在于近层宇宙空间中，即距离地球100公里到几百公里的空间。

它是由美国科学家詹姆斯·范艾伦于1958年根据美国第一颗卫星的空间粒子探测得出结果推测发现的，因此被称为范·艾伦辐射带。

范.艾伦辐射带是由地磁场俘获高达几兆电子伏的电子以及高达几百兆电子伏的质子组成，其中只有很少百分比像O+这样的重粒子，其分布结构图如2.1所示。

由图可知，高能质子与高能电子主要分布在两个对称的集中区域，在赤道附近呈环状绕着地球，并向极地弯曲，这两个区域分别被称为内辐射带和外辐射带，简称内带与外带，其中距离地球较近的称为内带，距离地球较远的称为外带，它们共同组成了范艾伦辐射带，下面将分别介绍内带与外带。

集成电子学第四章

第四章纳米CMOS器件中的栅工程
• 栅电极层、栅介质层和Si衬底构成的MIS结构称为栅结构。 • 其中栅电极层的功函数、栅介质层的厚度、介电常数、介质层电荷及界面缺陷态度等因素直接决定着CMOS器件的特性。 • 栅电极层为重掺杂的多晶硅和硅化物的复合结构，栅介质为高质量的热氧化SiO2，其氧化层电荷和界面缺陷态密度均很低。
• 部分栅介质材料的性质
La—镧 Y—钇 Ta—钽 Ti—钛 Hf—铪 Zr—锆
与Si的热稳定性
• 为了充分利用材料介电常数高的特点，希望在高介电常数栅介质和Si之间没有任何的中间层。 • 选择高K材料首先必须考虑的是高K材料与Si间的热动力学稳定性。如果高K材料与Si间不是热动力学稳定的，则其金属氧化物在高温下容易出现以下两种反应，形成金属与二氧化硅或金属硅化物与二氧化硅。
• 当采用高介电常数介质等非二氧化硅材料时，通常采用等效氧化层厚度EOT表示栅介质层厚度tox • CETinv对应于MOSFET反型时的等效电容厚度，有 CETinv=EOT+tqm+tdp • CETacc对应于 MOSFET积累时的等效电容厚度，有 CETacc=EOT+tqm
平带电压
一、高介电常数栅介质材料的基本要求
• 除了要求介质材料的介电常数尽可能大外，首先介质材料在Si衬底上必须是热动力学稳定的；为了防止沿晶粒间界的输运，希望栅介质材料在器件制作工艺过程中始终能够保持为非晶态;同时为了降低栅的泄漏电流，栅介质材料的带隙应该尽可能地大；更重要的是希望栅介质材料与Si的导带/价带间的势垒要大(>leV)。此外，为了保证 MOSFET的性能，还要求减少界面的固定电荷和缺陷态。
mis结构中栅介层的厚度tox决定了单位面积栅电容表面量子化效应和多晶硅耗尽效应详见44节等的影响使栅电容降低等效的介质层厚度增加等效电容厚度cet当采用高介电常数介质等非二氧化硅材料时通常采用等效氧化层厚度eot表示栅介质层厚度toxcetinv对应于mosfet反型时的等效电容厚度cetinveottqmcetacc对应于mosfet积累时的等效电容厚度cetacceottqm2电子亲和能半导体中导带底的电子逸出体外所需的能量

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