数字逻辑第六章课件

2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真 扩展位 控制 图3-9 用两片74LS138译码器构成4线—16线译码器 A3 =1时，片Ⅰ禁止，片Ⅱ工作 使能端
(2) 实现组合逻辑函数F（A，B，C）
F ( A, B, C ) mi (i 0 ~ 7)
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
试将8421BCD码转换成余3BCD码 （1）真值表 （2）卡诺图
0 1 2 3 4 5 6 7 8 9 10 8421码 余3码 B3 B2 B1 B0 E3 E2 E 1 E0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0
Yi S mi mi ( S 1, i 0,1,2,7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
例3-4 试用74LS138译码器实现逻辑函数：
图3-10 例3-4电路图
3.3.2 二-十进制译码器
二—十进制译码器的逻辑功能是将输入的
BCD码译成十个输出信号。
图3-11 二—十进制译码器74LS42的逻辑符号
表3-7 二-十进制译码器74LS42的功能表
译中 为0 拒绝 伪码
（三）译码器的应用 例12：试用 CT74LS138和与非门构成一位全加器。 解:全加器的最小项表达式应为 Si =
例3-5
试用八选一电路实现
CO ∑ CI CI CI CO ∑ CI CI CI CO ∑ CI CI CI CO ∑ CI CI CI
A3
B3
A2
B2
A1
B1
A0
B0
C0-1
特点：进位信号是由低位向高位逐级传递的，速度不高。 为了提高运算速度，在逻辑设计上采用超前进位的方法，即每 一位的进位根据各位的输入同时预先形成，而不需要等到低位 的进位送来后才形成，这种结构的多位数加法器称为超前进位 加法器。
i 0
3
表3-9 四选一数据选择器的功能表
3.4.2 八选一数据选择器74LS151
图3-19 74LS151的逻辑符号
三个地址输入端A2、A1、A0， 八个数据输入端D0~D7， 两个互补输出的数据输出端Y和Y，
一个控制输入端S。
表3-10
74LS151的功能表
禁止 状态 工作 状态
3.4.3 应用举例
Si Ai Bi Ci 1
Ai Bi Ci-1 =1 =1 & Si
Ci ( Ai Bi )Ci 1 Ai Bi
& 逻辑图
&
Ci
图 2-2-3 全加器的逻辑图和符号
Ai Bi Ci-1
∑
CI CO
Si Ci
逻辑符号 图 2-2-3 全
实现多位二进制数相加的电路称为加法器。 串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位 的和 向高 位的 进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
半加器符号
2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当 于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
（3）表达式
E 3 B3 B2 B0 B2 B1 E 2 B2 B0 B2 B1 B2 B1 B0 E1 B1 B0 B1B电路图
8421BCD码
10.5.1 加法器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器。
S S1 S2 S3
当译码器处于工作状态时，每输入一个二进制代
码将使对应的一个输出端为低电平，而其它输出端均
为高电平。也可以说对应的输出端被“译中”。
74LS138输出端被“译中”时为低电平，所以其逻
辑符号中每个输出端 0~Y7 Y 上方均有“—”符号。
Yi S mi (i 0,1,2,7)
（2）超前进位加法器
进位位直接由加数、被加数和最低位进位位CI0形成。
加数
加法器的逻辑符号 被加数 低位进位 （二）加法器的应用 N位加法运算、代码转换、减法器、十进制加法 例6：试用四位加法器实现8421BCD码 至余3BCD码的转换。 解：余3码比8421码多3，因此： A3-A0：8421码 B3-B0：0011（3） CI0：0
全加器的最小项表达式应为三译码器的应用si?ci1?7421m7653m742174217421iy?y?y?ymmmmmmmms?????????7653765376531iyy?yymmmmmmmmc????????????742174217421iy?y?y?ymmmmmmmms?????????7653765376531iyy?yymmmmmmmmc????????????在多路数据传送过程中能够根据需要将其中任意一路挑选出来的电路叫做数据选择器也称为多路选择器其作用相当于多路开关
11
12 13 14
1 0 1 1
1 1 0 0 1 1 0 1 1 1 1 0
15
1 1 1 1
ΦΦΦΦ ΦΦΦΦ ΦΦΦΦ ΦΦΦΦ ΦΦΦΦ ΦΦΦΦ
（2）卡诺图
（3）表达式
E 3 B3 B2 B0 B2 B1 E 2 B2 B0 B2 B1 B2 B1 B0 E1 B1 B0 B1B0 E 0 B0
进位
和
二、数值比较器 （一）功能：能对两个相同位数的二进制数进行比较的器件。 （1）逻辑符号： A：四位二进制数输入（3为高位） B：四位二进制数输入（3为高位） a > b、a < b、a = b：控制输入端， 高有效 A>B、A<B、A=B：输出，高有效 （2）逻辑功能： 输入 A（a3a2a1a0）> B (b3b2b1b0)：输出（A > B）= 1 A（a3a2a1a0）< B (b3b2b1b0)： A（a3a2a1a0）= B (b3b2b1b0)： （A < B）= 1 由控制输入决定
图3-7 三位二进制译码器的方框图
1. 74LS138的 逻辑功能 仿真
负逻辑 与非门
S为控制端 （又称使能端） S=1 译码工作 S=0 禁止译码， 输出全1 S S1 S2 S3 为便于理解功能 而分析内部电路 译码输入端
Y内部电路图 0,1,2,7) i S mi (i
1. 功能扩展
用两片八选一数据选择器74LS151，可以构成
十六选一数据选择器。 试回忆用两片3－8线译码器74LS138实现4－ 16线译码器的方法。 利用使能端（控制端）。
输出需适当处理（该例接或门）
仿真
扩展位 接 A3 =1时，片Ⅰ禁止，片Ⅱ工作 图3-20 用74LS151构成十六选一数据选择器 控制端 A3 =0时，片Ⅰ工作，片Ⅱ禁止
因此，正确连接控制输入端使译码器处于工作 状态，将 Y1 、Y３ 、Y５ 、 ６ 、 ７ 经一个与非门输 Y Y 出，A2、A1、A0分别作为输入变量A、B、C，就可实
现组合逻辑函数。
F ( A, B, C ) m(1,3,5,6,7) Y1 Y3 Y5 Y6 Y7
仿真
译码器
译码： 编码的逆过程，将编码时赋予代码的特 定含义“翻译”出来。 译码器： 实现译码功能的电路。
编码对象
二进制代码
编码 译码
原来信息
常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。
3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。 输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
Si m1 m2 m4 m7 m1 m2 m4 m7 Y1 Y2 Y4 Y7
Ci 1 m3 m5 m6 m7 m3 m5 m6 m7 Y3 Y5 Y6 Y7
3.4
数据选择器
在多路数据传送过程中，能够根据需要 将其中任意一路挑选出来的电路，叫做数据 选择器，也称为多路选择器,其作用相当于多 路开关。
输出端
表3-6 74LS138的功能表
高电平 有效
低电平 有效
禁止 译码 译 码 工 作
译中为0
低电平有 效输出
三位二进 制代码
使能端
图3-8 74LS138的逻辑符号
74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7 ，以及三个控制
端（又称使能端） 1、S2 、 3。 S S S1 、 2 ， 3 是译码器的控制输入端，当 S1 S S = 1、 2 + S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS S 输出为高电平，译码器处于工作状态。否则，译 码器被禁止，所有的输出端被封锁在高电平。
2． 实现组合逻辑函数 组合逻辑函数 8选1
F ( A, B, C ) mi (i 0 ~ 7)
Y ( A2 , A1, A0 ) Y ( A1, A0 )
3
i 0
mi Di
7
4选1
i 0
mi Di
比较可知，表达式中都有最小项mi，利用数 据选择器可以实现各种组合逻辑函数。
Ci Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi ( Ai Bi Ai Bi )Ci 1 Ai B ( Ai Bi )Ci 1 Ai Bi
Ai、Bi：加数， Ci-1：低位 来的进位，Si：本位的和， Ci：向高位的进位。
全加器的逻辑图和逻辑符号
（自己完成比较器功能表）
（二）比较器的应用
例1：八位二进制数比较 解：位扩展，用两片4位比较器 低位的输出与高位的控制输入连接
例2：用比较器构成用 8421BCD码表示的一位十进制 数四舍五入电路。
解: A3～A0：8421BCD码 B3～B0：0100（十进制数4）
A ＞ B输出端用于判别
6.3
、 4 7) m (1 2、、
5 6 7 Ci+1 = m (3、、、)
Si m1 m2 m4 m7 m1 m2 m4 m7 Y1 Y2 Y4 Y7
Ci 1 m3 m5 m6 m7 m3 m5 m6 m7 Y3 Y5 Y6 Y7
F ( A, B, C ) m(1,3,5,6,7)
解：因为 则
Yi mi (i 0,1,2,7)
m1 m3 m5 m6 m7 m1 m3 m5 m 6 m 7 Y1 Y3 Y5 Y6 Y7
F ( A, B, C ) m (1,3,5,6,7)
图3-18
Y ( A1, A0 ) S (m0 D0 m1D1 m2 D2 m3 D3 )
(2)四选一数据选择器的功能表 输入 S A1 A0 0 1 1 1 1 ×× 0 0 0 1 1 0 1 1 输出 Y 0 D0 D1 D2 D3
Y ( A1 , A0 ) S mi Di
常见的数据选择器有四选一、八选一、
十六选一电路。
3.4.1
数据选择器的工作原理
以四选一数据选择器为例。 (1) 0 ) S (m0 D0 m1D1 m2 D Y ( A1, A四选一数据选择器的逻辑电路图 2
m3 D3 )
输出端
地址 输入端
数据 输入端
控制 输入端
四选一数据选择器电路