高性能小数分频锁相环的研究与实现

理论上，整数型 PLL 只能产生在频谱上纯净和 单一的 N 倍于参考频率 Vref 的输出频率。受到频 率分辨率的限制，整数型 PLL 应用范围有限。小数 分频 PLL（Fractional PLL）可以很好地解决整数型 PLL 遇到的诸如分辨率不够以及切换频率较慢等 问题。
小数分频 PLL 在保留整数型 PLL 的结构的同 时通过动态的切换反馈分频器分频系数，改变整数 型 PLL 的输出来完成小数功能。但是此方法会引 入大量的杂散噪声，这对于 PLL 的噪声性能是非常 不利的［2］。
关键词 锁相环；小数分频；小数杂散；DAC 噪声补偿 中图分类号 TN911.6 DOI：10. 3969/j. issn. 1672-9722. 2019. 11. 001
Research and Implementation of High Performance Fractional PLL
XIE Lei CHEN Haiyan CHEN Jianjun （School of Computer Science，National University of Defense Techonology，Changsha 410073）
总第 361 期 2019 年第 11 期
计算机与数字工程 Compu计te算r &机D与ig数ita字l E工ng程ineering
Vol. 47 No. 11 2651
高性能小数分频锁相环的研究与实现∗
谢 雷 陈海燕 陈建军
（国防科技大学计算机学Байду номын сангаас 长沙 410073）
摘 要 随着集成电路技术的迅猛发展，芯片内时钟信号精度要求越来越高，如何提高时钟信号的品质是集成电路行 业的研究重点。小数分频锁相环是时钟信号实现高分辨率、快速变频的常用结构，但是受到自身结构的制约，小数分频锁相 环会引入大量杂散噪声，杂散噪声对输出信号影响极大，在设计中消除和抑制杂散噪声成为挑战。论文通过分析小数分频 锁相环的基本结构，研究了杂散与噪声种类和来源，解释了杂散与噪声的产生机理，提出了一种基于 DAC 的噪声补偿技术， 设计并实现了一款高性能、低相噪的小数分频锁相环。锁相环分频精度为 24 位，功耗为 3.4mW，面积为 0.06mm2。
Abstract With the rapid development of integrated circuit technology，the precision requirement of clock signal in chip is get⁃ ting higher and higher. How to improve the quality of clock signals is the research focus of the integrated circuit industry. The frac⁃ tional PLL is a common structure for realizing high-resolution and fast frequency conversion of clock signals. However，due to its own structure，the fractional PLL introduces a lot of stray noise，and the stray noise has a great influence on the output signal. Elimi⁃ nating and suppressing stray noise in the design becomes a challenge. By analyzing the basic structure of fractional PLL，this paper studies the types and sources of spurs and noise，explains the mechanism of spurs and noise，and proposes a DAC-based noise com⁃ pensation technique，which designs and implements a high performance，low phase noise fractional PLL. The PLL has a frequency division accuracy of 24 bits，a power consumption of 3.4 mW，a lock time of 1.83 μs，and an area of 0.06 mm2 .
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谢 雷等：高性能小数分频锁相环的研究与实现
第 47 卷
为了有效抑制杂散对 PLL 性能的影响，进一步 提高 PLL 的性能。本文提出基于 DAC 的噪声补偿 技术，并以此为基础设计了一款高性能、低相噪、高 分辨率的小数分频 PLL。
∗ 收稿日期：2019 年 5 月 9 日，修回日期：2019 年 6 月 18 日 基金项目：国家自然科学基金重点项目（编号：61434007）；国家自然科学青年基金项目（编号：61804180）资助。 作者简介：谢雷，男，硕士研究生，研究方向：集成电路设计。陈海燕，女，研究员，研究方向：高性能微处理器设计。 陈建军，男，研究方向：模拟集成电路设计。
Key Words PLL，fractional frequency division，fractional spurs，DAC noise compensation Class Number TN911.6
1 引言
锁 相 环（PLL）技 术 最 早 起 源 于 20 世 纪 30 年 代，锁相环随着电子工艺的进步不断发展. 早期的 锁相环受限于成本太高，应用范围仅限于接收机等 精密仪器领域［1］。如今，随着集成电路技术的不断 革新，PLL 作为提供时钟的重要模块，为芯片提供 基准数字频率，被广泛应用于电子科技、有线和无 线通信系统中；在多时钟和高速数字系统中，基于 PLL 的频率合成器也起着提供时钟信号的重要作 用。