2022年华南农业大学珠江学院计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)

2022年华南农业大学珠江学院计算机科学与技术专业《计算机组成原
理》科目期末试卷A（有答案）
一、选择题
1、某计算机的存储系统由Cache一主存系统构成，Cache的存取周期为10ms，主存的存取周期为50ms。

在CPU执行一段程序时，Cache完成存取的次数为4800次，主存完成的存取次数为200次，该Cache一主存系统的效率是（）。

【注：计算机存取时，同时访问Cache和主存，Cache访问命中，则主存访问失效；Cache访问未命中，则等待主存访问】
A.0.833
B.0.856
C.0.95 8
D.0.862
2、连续两次启动同一存储器所需的最小时间间隔称为（）。

A.存储周期
B.存取时间
C.存储时间
D.访问周期
3、加法器采用先行进位的根本目的是（）。

A.优化加法器的结构
B.快速传递进位信号
C.增强加法器的功能
D.以上都不是
4、当满足下列（）时，x>-1/2成立。

A.x1必须为l，x2~x4至少有一个为1
B.x1必须为1，x2~x4任意
C.x1必须为0，x2~x4至少有一个为1
D.x1必须为0，X2~x4任意
5、在浮点机中，（）是隐藏的。

A.阶码
B.数符
C.尾数
D.基数
6、下列关于同步总线的说法中，正确的有（）。

I.同步总线一般按最慢的部件来设置公共时钟
II.同步总线一般不能很长
III.同步总线一般采用应答方式进行通信
IV.通常，CPU内部总线、处理器总线等采用同步总线
A. I，II
B. I，II，IV
C.III，IV
D.II，III，IV
7、在下列各种情况中，最应采用异步传输方式的是（）.
A.I/O接口与打印机交换信息
B.CPU与主存交换信息
C.CPU和PCI总线交换信息
D.由统一时序信号控制方式下的设备
8、已知计算机A的时钟频率为800MHz，假定某程序在计算机A上运行需要12s。

现在硬件设计人员想设计计算机B，希望该程序在B上的运行时间能缩短为8s，使用新技术后可使B的时钟频率大幅度提高，但在B上运行该程序所需要的时钟周期数为在A上的
1.5倍。

那么，机器B的时钟频率至少应为（）能运到所希望的要求。

A.800MHz
B.1.2 GHz
C.1.5GHz
D.1.8GHz
9、计算机（）负责指令译码。

A.算术逻辑单元
B.控制单元（或者操作码译码器）
C.存储器电路
D.输入/输出译码电路
10、某计算机的IO设备采用异步串行传送方式传送字符信息，字符信息的格式为：1位
起始位、7位数据位、1位检验位、1位停止位。

若要求每秒传送480个字符，那么该
I/O设备的数据传输率应为（）bit/s.
A.1200
B.4800
C.9600
D.2400
11、禁止中断的功能可以由（）来完成。

A.中断触发器
B.中断允许触发器
C.中断屏蔽触发器
D.中断禁止触发器
12、下列不属于微指令结构设计所追求的目标是（）。

A.提高微程序的执行速度
B.提高微程序设计的灵活性
C.缩短微指令的长度
D.增大控制存储器的容量
13、微程序控制器中，机器指令与微指令的关系是（）。

A.一条机器指令由一条微指令来执行
B.一条机器指令由一段用微指令编成的微程序来解释执行
C.一段机器指令组成的程序可由一个微程序来执行
D.每一条微指令由一条机器指令来解释执行
14、某计算机主存空间为4GB，字长为32位，按字节编址，采用32位定长指令字格式。

若指令按字边界对齐存放，则程序计数器（PC）和指令寄存器（IR）的位数至少分别是（）。

A.30，30
B.30，32
C.32，30
D.32，32
15、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，
二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。

A.24位
B.26位
C.28位
D.32位
二、填空题
16、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满
足实际需求。

17、为了运算器的高速性，采用了________进位，________乘除法，________等并行技术措施。

18、存储器的技术指标有存储容量、存取时间、________和________、
19、广泛使用的_______和_______都是半导体随机读写存储器，它们共同的缺点是_______
20、并行I/O接口______和串行I/O接口______是目前两个最具有权威性的标准接口技术。

21、PCI总线采用_______仲裁方式，每一个PCI设备都有独立的总线请求和总线授权两条信号线与_______相连。

22、流水CPU中的主要问题是________相关、________相关和________相关，为此需要采
用相应的技术对策，才能保证流水畅通而不断流。

23、CPU能直接访问_______和_______，但不能直接访问磁盘和光盘。

24、寻址方式按操作数的物理位置不同，多使用_______型和_______型，前者比后者执行
速度快。

25、按IEEE754标准，一个浮点数的阶码E的值等于指数的_________加上一个固定的
_________
三、名词解释题
26、循环码：
27、比特率：
28、双重分组跳跃进位：
29、页表：
四、简答题
30、什么是指令周期？指令周期是否有一个固定值？为什么？
31、以DMA方式实现传送，大致可分为哪几个阶段？
32、在计算机中，CPU管理外围设备有几种方式？
33、简要说明程序中断接口中IM、IR、EI、RD、BS五个触发器的作用。

五、计算题
34、假设磁盘存储器转速为3000r/min，分8个扇区，每扇区存储1KB，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。

假设一条指令最长执行时间为25s。

试问：是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采用什么方案？
35、假设机器字长为16位，其中阶码6位（包含两位阶符），尾数10位（包含。

（其结果用二进两位数符）。

已知十进制数x=125，y=-18.125，试计算[x-y]
补
制真值表示，舍入时采用0舍l入法）。

36、某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache块大小为32B；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期为40ns；存储器总线宽度为32位，总线时钟频率为200MHz，支持突发传送总线事务。

每次读突发传送总线事务的过程包括送首地址和命令、存储器准备数据和传送数据。

每次突发传送32B，传送地址或32位数据均需一个总线时钟周期。

请回答下列问题，要求给出理由或计算过程。

1）CPU和总线的时钟周期各为多少？总线的带宽（即最大数据传输率）为多少？2）Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？3）存储器总线完成一次读突发传送总线事务所需的时间是多少？
4）若程序BP执行过程中，共执行了100条指令，平均每条指令需进行1.2次访存，Cache缺失率为5%，不考虑替换等开销，则BP的CPU执行时间是多少？
六、综合题
37、采用微程序控制器的某计算机在微程序级采用两级流水线，即取第i+1条微指令与执行第i条微指令同时进行。

假设微指令的执行时间需要40ns，试问：
1）若控制存储器选用读出时间为30ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

2）若控制存储器选用读出时间为50ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

38、某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为16MB，主存（物理》地址空间大小为1MB，页面大小为4KB；Cache采用直接映射方式，共8行；
主存与Cache之闸交换的块大小为32B。

系统运行到某一时刻时，页表的部分内容
和Cache的部分的容如图3-50和图3-51所示，图中页框号及标记字段的内容为十
六进制形式。

请回答下列问题：
1）虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位？哪几位表示页框
号（物人理页号）？
2）使用物理地址访问Cache时，物理地址应划分成哪几个字段？要求说明每个字
段的位数及在物理地址中的位置。

3）虚拟地址001C60H所在的页面是否在主存中？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。

4）假定为该机配置一个4路组相连的TLB，该TLB共可存放8个页表项，若其当前
内容（十六进制）如图所示，则此时虚拟地址024BACH所在的页面是否在主存中？要求说明理由。

39、一条双字长的取数指令（LDA）存于存储器的200和201单元，其中第一个字为操作码OP和寻址特征M，第二个字为形式地址A。

假设PC当前值为200（还没有取该条双字长指令），变址寄存器IX的内容为100，基址寄存器的内容为200，存储器相关单元的内容见表。

存储器相关单元的内容
器ACC的内容（ACC中存放的其实就是有效地址对应的操作数），试补全表。

参考答案
一、选择题
1、D
2、A
3、B
4、A
5、D
6、B
7、A
8、D
9、B
10、B
11、B
12、D
13、B
14、B
15、A
二、填空题
16、存取时间存储周期存储器带宽
17、先行阵列流水线
18、存储周期存储器带宽
19、SRAM DRAM 断电后不能保存信息
20、SCSI IEEE1394
21、集中式中央仲裁器
22、资源数据控制
23、cache 主存
24、RR RS
25、真值偏移量
三、名词解释题
26、循环码：
一种纠错码，其合法码字移动任意位后的结果仍然是一个合法码字。

27、比特率：
信息位传输速率，每秒钟通过信道传输的有效信息量。

（传的是信息）
28、双重分组跳跃进位：
n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大
组与大组间的进位串行传送。

29、页表：
页式虚拟存储器管理用的地址映象表，其中包括每个页的主存页号、装入位和访问方式等。

四、简答题
30、答：指令周期是指取出并执行完一条指令所需的时间。

由于计算机中各种指令执行所需的时间差异很大，因此为了提高CPU运行效率，即使在同步控制的机器中，不同指令
的指令周期长度都是不一致的，也就是说指令周期对于不同的指令来说不是一个固定值。

31、答：（1）DMA传送前的预置阶段（DMA初始化）（2）数据传送阶段（DMA传送）（3）传送后的结束处理
32、答：CPU管理外围设备有五种方式：（1）程序查询方式（2）程序中断方式（3）直接内存访问（DMA）方式（4）通道方式（5）外围处理机方式
33、答：它们的作用是：中断屏蔽触发器（IM）：CPU是否受理中断或批准中断的标志。

IM标志为“0”时，CPU可受理外界中断请求。

中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号。

IR标志为“1”
时表示设备发出了中断请求。

允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。

EI为“1”时，某设备可以向CPU发出中断请求。

准备就绪的标志（RD）：一旦设备做好一次数据的接受或发送，便发出一个设备动作完
毕信号，使RD标志为“1”。

工作触发器：（BS）：设备“忙”的标志，表示设备正在工作。

五、计算题
34、解析：磁盘存储器转速为3000r/min，即50r/s。

每转传送的数据为
8×1KB=8KB，所以数据传输率为8KB×50r/s=400KB/s.16位数据的传输时间=16位/（400KB/s）=2B/（400KB/s）=5μs。

由于5μs远小于25s，因此不能采用一
条指令执行结束响应DMA的请求方案。

应采用每个CPU机器周期末查询及响应DMA的请求方案。

35、64.解析：首先将x和y转换成浮点数
x=125=0.11111010×2011
y=-18.125=-0.10010001×20101
由于j x=00，0111，因此[j x]补=00，0111，同理[-j y]补=11，1011故
[j x]补=00，0111；00.11111010
[-j y]补=00，0101；11.01101111
下面可以按照5个步骤来做：
1)对阶。

求阶差：
[∆j]补=[j x]补-[j x]补=[j x]补+[-j y]补。

=000111+111011=000010
所以y的阶码要低2，故应该y向x对齐，y尾数需要右移两位，阶码加2，如下：[y]补=000111，11.110110112）
2)尾数求差。

00.11111010
+00.00100101（这里加的是y尾数的负数补码）
01.00011111
即[x-y]补=00，0111；01.00011111。

3）规格化。

尾数出现01.×××…x，说明需要右规一次即可，阶码加1，最后
可得
[x-y]补=00，1000；00.100011111（加了下画线的1为右规丢弃的1）
4）舍入处理。

山于右规低位丢1，因此尾数末位加1，即尾数变为
00.10010000。

5）溢出判断。

最后阶符为00，没有溢出，最后应将[x-y]补=001000，
00.10010000转换为二进制真值，即500
x-y=0.10010000×2001000=0.10010000×28=10010000
36、解析：
1）CPU的时钟周期为1/800MHz=1.25ns。

总线的时钟周期为1/200MHz=5ns。

总线带宽为4B×200MHz=800MB/s或4B/5ns=800MB/s。

2）因为每次读突发传送32B，而Cache块大小恰好是32B，所以只需要1个
读突发传送总线事务来完成一个主存块的读取。

3）一次读突发传送总线事务包括一次地址传送和32B数据传送：用1个总线
时钟周期传输地址，即5ns；首先，根据低位交叉存储器的工作原理，数据全部读
出需要40ns+（8-1）×5ns=75ns。

但是，在第40ns时，数据的读取与传输是可
以重叠的，所以只需要加上最后一个体读出的数据的传输时间即可，即5ns。

故读
突发传送总线事物时间为5ns+75ns+5ns=85ns。

4）BP的CPU执行时间包括Cache命中时的指令执行时间和Cache缺失时带
来的额外开销。

命中时的指令执行时间：100×4×l.25ns=500ns。

指令执行过程
中Cache缺失时的额外开销：1.2×100×5%×85ns=510ns。

可得，BP的CPU执行
时间：500ns+510ns=1010ns。

六、综合题
37、解析：在执行本条微指令的同时，预取下一条微指令。

因为这两个操作是在
两个完全不同的部件中执行的，所以这种重叠是完全可行的。

取微指令的时间与执行微指令的时间哪个长，就以它作为微周期
1）若控制存储器选用读出时间为30ns的ROM，微指令执行时序图如图a所示。

因为取第i+1条微指令与执行第i条微指令同时进行，所以取微指令的读出时间为
30ns，而微指令的执行时间需要40ns。

这种情况下微周期取最长的时间，即40ns。

2）若控制存储器选用读出时间为50ns的ROM，微指令执行时序图如图b所示。

这种情况下微周期需取50ns。

38、解析：1）由于虚拟地址空间大小为16MB，且按字节编址，因此虚拟地址共有24位（24=16M）。

由于页面大小为4KB（212=4K），因此虚页号为前12位。

由于主存（物理）地址空间大小为1MB，因此物理地址共有20位（220=lM）。

由于页内地址有12位，因此20-12=8，即前8位为页框号。

2）由于Cache采用直接映射方式，因此物理地址应划分成3个字段，如下：
分析：由于块大小为32B，因此字块内地址占5位。

又由于Cache共8行，因此字块标记占3位。

综上所述，主存字块标记占20-5-3=12位。

3）虚拟地址001C60H的虚页号为前12位，即001H=1。

查表可知，其有效位为1，故在内存中。

虚页号为l对应页框号为04H，故物理地址为04C60H。

由于
采用的是直接映射方式，因此对应Cache行号为3。

尽管有效位为1，但是由于标记位04CH#105H，故不命中。

4）由于采用了4路组相连的，因此TLB被分为2组，每组4行。

因此，虚地址应划分成3个字段，如下：
将024BACH转成二进制为000000100100101110101100，可以看出组号为0。

标记为00000010010，换成十六进制为000000010010（高位补一个0），即012H，从图3-51中的0组可以看出，标记为012H页面的页框号为1F，故虚拟地址024BACH所在的页面在主存中。

39、解析：
直接寻址：由于直接寻址的有效地址EA为形式地址本身，因此直接寻址的有效地址为300，根据题目给出的表格可知，地址为300对应的内容为400。

间接寻址：间接寻址中根据形式地址寻找到的内容才是真正的有效地址，即根据存储器的内容300找到的400才是间接寻址的有效地址，故有效地址为400，地址为400对应的内容为700。

相对寻址：相对寻址中形式地址加上PC的内容为有效地址，PC当前值为200，当取出一条指令后，变为202，故有效地址为202+300-502，地址为502对应的内容为900。

变址寻址：变址寻址的有效地址为形式地址加上变址寄存器的内容，因此有效地址为100+300-400，地址为400对应的内容为700。

基址寻址：基址寻址的有效地址为形式地址加上基址寄存器的内容，因此有效地址为200+300=500，地址为500对应的内容为600。

先变址后间址：先变址，即先是形式地址加上变址寄存器的内容，即400；再间址，意思就是根据地址400找到内容才是有效地址。

因此，先变址后间址的有效地址为700。

地址为700对应的内容为401。

先间址后变址：先间址，即先根据形式地址300找到间址的有效地址400：再变址，即400再加上变址寄存器的内容，也就是400+100=500，地址为500对应的内容
为600。

综上所述，补全后的表如下所示：。