一种高性能带隙基准电压源设计

一种高性能带隙基准电压源设计
杨霄垒;张沁枫;蒋颖丹
【摘要】Compared with the structure of conventional CMOS bandgap voltage reference circuits, a high-performance circuit based on first-order temperature compensation is designed in the paper. A differential amplifier is used for the bandgap reference negative feedback amplifier, while the output biases the PMOS current source to achieve high power supply rejection ratio. The Spectre simulation results show that the circuit has temperature coefficient of 4.18×10-6℃/ from -55℃ to 125℃, and PSRR of -94 dB. It is implemented in SMIC 65 nm CMOS process with area of 0.5×0.1mm2 and power consumption of 0.56 mW.%对比分析传统的CMOS带隙基准电压源电路结构，基于一阶温度补偿设计一种高性能带隙基准电压源。

电路采用基本差分放大器作为电路负反馈运放，运放输出用作PMOS电流源偏置，提高共模抑制比。

Spectre仿真结果显示在-55~125℃温度范围内温度系数为4.18×10-6/℃，低频下电源抑制比达到-94 dB。

在SMIC 65 nm CMOS工艺下，芯片面积为0.5×0.1 mm2，功耗为0.56 mW。

【期刊名称】《电子与封装》
【年(卷),期】2015(000)011
【总页数】4页(P26-29)
【关键词】带隙基准;CMOS;温度系数;电源抑制比
【作者】杨霄垒;张沁枫;蒋颖丹
【作者单位】中国电子科技集团公司第58研究所，江苏无锡，214035;中国电子科技集团公司第58研究所，江苏无锡，214035;中国电子科技集团公司第58研
究所，江苏无锡，214035
【正文语种】中文
【中图分类】TN402
1 引言
电压基准是模拟电路设计中不可缺少的一个单元模块，它为系统提供直流参考电压，对电路性能有显著的影响。

各个电流源单元的电流均由基准电流源镜像产生，而基准电流又由基准电压产生。

在DAC中，基准电压的精度控制了输出电压和电流的精度。

基准电压采用带隙基准实现，其温度系数小，受电源电压波动和工艺参数变化影响也很小。

高精度的基准电压源设计是数模混合集成电路设计中的关键技术之一，随着微电子技术和通信技术的不断发展，对基准电压源的要求也越来越高。

由于带隙基准电压源能够实现高电源抑制比（PSRR）和低温度系数，因此这种电
路结构是目前各种基准电压源电路中性能最佳的电路形式。

传统的电压基准源电路[1～4]提出了几种具有温度补偿的带隙电压基准源电路，但是温度系数过高。

本文首先对传统的带隙基准电压源电路原理进行分析和阐述。

考虑到设计的带隙基准源电路应用于14位2.5 GHz SPS数模转换器电路中，采用一阶温度补偿设计了高性能CMOS带隙电压基准源电路。

电路采用了基本的一级差分运放作为带隙基准源电路中的深度负反馈运算放大器，其输出电压用于产生自身的偏置电压，在保证运放性能的前提下，简化了电路和版图设计。

电路在SMIC 65 nm CMOS工艺条件下进行电路设计和仿真验证。

2 传统带隙基准电压源结构
理想的带隙基准电压源电路的输出电压几乎不受温度变化、工艺变化、电源电压波动等因素的影响，图1给出了带隙基准电压源的一般原理示意图。

具有正温度系
数和负温度系数的电压值按照一定系数比例相加，得到与温度无关的参考电压[5]。

图1 带隙基准电压的一般原理
在带隙基准电路中具有负温度系数的二极管VBE以及正温度系数的热电压VT按
照一定比例系数相加。

VBE在室温下的温度系数为-1.5 mV/K，而热电压VT在室温下的温度系数为+0.087 mV/K，将VT乘以常数K加VBE可以得到输出电压VREF，可得到如下所示的输出电压：
将（1）式对温度取微分，可以求得基准电压具有零温度系数时的K值。

图2 传统的带隙基准电压源电路
图2是传统的带隙基准电压源电路[6]，在电路处于深度负反馈的情况下，运算放
大器正负输入端电压相等，若 R1=R2，则 I1=I2，并且：
选取适当的R2、R3和n值的大小，即可得到具有零温度系数的输出电压VREF。

由于不对称性，运放存在输入失调电压，即运放输入为零而其输出电压并不为零。

当输入电压为VOS时，得到基准电压的输出：
此时失调电压在输出端被放大了1+R2/R3倍，从而增大了输出电压的温度系数。

运放的失调电压VOS包括自身的失调、电源电压变化、工艺不匹配和温度变化等。

3 高精度带隙基准电压源
3.1 带隙基准
基于一阶温度补偿（基准源对温度的微分在室温下为0），本文设计了图3所示的高精度CMOS带隙基准电压源电路。

带隙基准电压源不仅用于提供基准输出所需
要的电流，也用于产生运放所需要的偏置电压，从而大大简化了电路和版图的设计。

其中Q1和Q2、Q3和Q4组成级联二极管，从而减小运放失调对基准电压的影响。

Q1和Q3的发射区面积相等，Q2和Q4的发射区面积相等，Q1和Q3的发射区有效面积为Q2和Q4的8倍，电阻R2和R3阻值相等，用于限流。

M6～
M8为运放提供偏置电压，虚线框中M9～M15组成带隙基准的启动电路。

R4和
Q5控制VREF的输出。

放大器输出用作电路中PMOS管电流源偏置，提高电源
抑制比。

本文采用的高精度带隙基准电压结构如图3所示，可以得到以下关系：
通过调整m、n和R1、R4的阻值来调节基准电压的大小。

在工程中通常取n的
值为8、15或24，这样便于实现共质心对称版图布局，减小匹配的误差。

然而在版图设计中，CMOS工艺中双极型晶体管的版图面积较大，用 Q1、Q3包裹住
Q2、Q4、Q5，再用 Dummy管包裹住Q1、Q3。

n越大，所消耗的芯片面积就
越大。

因此设计时需要折中考虑，这里取n的值为8。

图3 高精度带隙基准电压结构
3.2 启动电路
带隙基准电路在实际使用中有一个问题，该电路存在两个稳态，即两个简并工作点，其中一个是正常工作的状态，另一个是节点都为低电平0并能保持稳定的状态。

如果上电时，这几个点都因为某些原因而处于低电平0，电路就会锁死在这个初始状态，并且一直保持在这个状态，无法正常工作。

因此，为了使电路能够摆脱这个状态，从而进入正常工作，电路还需要加入一个启动电路。

如图3中虚线框部分
所示。

M8、M12、M13、M15分别由控制电平控制。

当 S 由高电平变为低电平，电路
开始正常工作。

M15关断，M12和M13导通，M14栅端拉高从而导通，M9栅
电压被拉低，当降低到一定范围内时，M9导通。

但是由于M12是一个倒比管，
其电阻值很大，在一段时间后就将使M14栅端电压降低，从而关断M14，使M9栅电压（即运放输出）维持在一个固定电平上，电路完成启动。

4 仿真与分析
在SMIC 65 nm CMOS工艺下对上述带隙基准电压源使用Spectre进行电路仿真。

由图4可以看到在约1.68 μs后，电路启动，基准电压源输出维持在1.2 V。

图4 带隙基准电压源电路启动波形
运算放大器是带隙基准的关键部分之一，其开环增益决定了带隙基准输出的稳定性和精度。

本文采用了简单的一级差分运放结构，图5给出了运放的幅频-相频特性
曲线，当负载电容为5 pF、电源电压为3.3 V、室温、tt工艺角时，运放的开环增益为58 dB，相位裕度为67°。

图5 运放幅频-相频特性曲线
图6是带隙基准电压源的电源抑制比随温度变化曲线，在低频下PSRR达到了-94 dB。

图7是带隙基准电压源输出电压的温度特性曲线，在-55～125℃之间，基准电压输出的温度系数为4.18×10-6/℃。

图8为基准电压输出随电源电压变化的特性曲线。

可以看到电源电压在2.6 V～5 V之间，输出能够维持在1.2 V。

图6 带隙基准PSRR曲线
高精度带隙基准电压源电路的版图设计对于最后电路的精度有着重要的影响。

根据电路设计的要求，我们在版图中将其性能影响起关键作用的器件提出了具体的布局布线要求。

所有的双极晶体管、电阻和电流镜都需要进行良好的匹配。

图9是带
隙基准电压的版图。

图7 基准电压随温度变化曲线
图8 基准电压随电源电压变化曲线
图9 带隙基准电压源版图
整个带隙基准电路在SMIC 65 nm CMOS工艺条件下实现的版图面积为0.5×0.1 mm2，功耗为0.56 mW。

本文设计的带隙基准电压电路应用于14位2.5 GHz SPS数模转换器中。

5 结论
在对传统的CMOS带隙基准电压源电路进行分析的基础上，本文基于SMIC 65 nm CMOS工艺设计了一种低温度系数的CMOS带隙基准电压源电路。

电路采用一级差分运算放大器，运放的开环增益为58 dB，相位裕度为67°。

带隙基准电压的温度系数为4.18×10-6/℃，PSRR达到了-94 dB。

具体参数性能参见表1，结果表明整个带隙基准电压源电路完全满足14位2.5 GHz SPS DAC的系统要求。

表1 带隙基准性能表
参考文献：
[1] Meijer G C M. Verhoeff J B. An integrated bandgap reference[J]. IEEE J Solid-State Circuits, 1976, SC-11(3):403.
[2] Brokaw A P. A simple three-terminal IC bandgap reference[J]. IEEE J Solid-State Circuits, 1974, SC-9(6):338.
[3] Song B S, Gray P R. A precision curvature compensated CMOS bandgap reference[J]. IEEE J Solid-State Circuits,1983, SC-18(6):634.
[4] Vittoz E A, Neyroud O. A low voltage CMOS bandgap reference[J]. IEEE J Solid-State Circuits, 1979,SC-14(3):573.
[5] 何乐年，王忆. 模拟集成电路设计与仿真[M]. 北京：科学出版社，2008.198.
[6] Behzad Razavi著，陈贵灿，等译. Design of Aanlog CMOS Integrated[M]. 西安：西安交通大学出版社，2003.315-316.。