Cadence-Menu--cadence软件菜单中英文对照图知识讲解
（完整版）Cadenceallegro菜单解释.doc
（完整版）Cadenceallegro菜单解释.docCadence allegro菜单解释——file已有320 次阅读2009-8-16 19:17 | 个人分类: | 关键词 :Cadence allegro file 菜单解释每一款软件几乎都有File 菜单，接下来详细解释一下allegro 与其他软件不同的菜单。
new新建 PCB文件，点 new 菜单进入对话框后， drawing type 里面包含有 9 个选项，一般我们如果设计 PCB就选择默认第一个 board 即可。
如果我们要建封装库选 package symbol即可，其他 7 个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。
open打开你所要设计的PCB文件，或者封装库文件。
recent designs打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。
save保存save as另存为，重命名。
importimport 菜单包含许多项，下面详细解释一下我们经常用到的命令。
logic 导入网表，详细介绍在 allegro 基础教程连载已经有介绍，在此不再详细介绍。
artwork 导入从其他 PCB文件导出的 .art 的文件。
一般很少用词命令。
命令 IPF和 stream 很少用，略。
DXF导入结构要素图或者其他DXF的文件。
导入方法如下：点import/DXF 后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径， DXF units选择 MM ，然后勾选 use default text table 和 incremental addition ，其他默认即可。
再点 edit/view layers 弹出对话框，勾选 select all，DXF layer filter选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择 assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF 后弹出的对话框，然后点import 即可将结构要素图导入。
Cadence(allegro)中文教程
Cadence Allegro 中文简易手册－ｈｔｔｐ：／／ｗｗｗ．２１ｓｐａｃｅｔｉｍｅ．ｃｏｍ收藏整理Cadence Allegro简易手册Allegro PCB Layout SystemLab Manual.CHAPTER 1 熟悉环境在开始前请将范例复制到您的工作路径下如:<在安装路径下>\share\pcb\selfstudy\user1 Æ c:\allegroclass\user1启动程序开始Æ程序集ÆCadenceÆPCB systemÆAllegro(电路板工具)开始Æ程序集ÆCadenceÆPCB systemÆPad Designer(焊点编辑)开启旧档选 FILE/OPEN 请开启 C:\AllegroClass\User1\Cds_Routed.brd档如果选了Change Dir 则会将现有路径C:\AllegroClass\User1变成你的内定工作路径认识你的工作窗口有指令区menu bar图标区icon ribbon控制盘control panel工作区design window状态区status window命令区console window.若想自定窗口位置customize 则选View-Customization / Display可设左侧control panel 所放的新位置为浮动式undocked贴左侧Docked_left贴右侧Docked_right(系统值)View / customization / toolbar 则设定控制图标区显示效果项目…显示缩放Zoom by Point Æ显示框选区以左键框二点Zoom fit Æ显示资料全区Zoom in Æ放大比例Zoom out Æ缩小比例Zoom world Æ显示整个工作区Zoom center Æ光标点为下个屏幕中心按Ctrl键配合按着的鼠标右键画w即可Zoom fit.若画Z即可Zoom in画面平移PAN1.利用方向键可平移2.三键鼠标则按中间键即可动态平移.若为二键鼠标则为右键+shift显示项目控制在右侧的控制盘中有visibility 项目来控制显出的对象打勾者代表要显示详细的设定则用指令Setup-color/Visibility而这些对象分成群组 Group级Class次级 Subclass在此可控制图层及各项目的显示与否,我们顺便试一下如何录script1选File-Script指令,键入文件名为colors(勿按Enter键),再点选Record记录2 选Color/Visibility指令,如果要全关选右上角的Global Visibility将值改为All Invisible确定后选套用Apply.这样会关所有显示项目3 选群组中的Components,找到Class里的Ref Des请把它底下的Assembly_top 方框勾选起来表示开启其显示4 选群组中的Geometry把它Board Geometry里的OUTLINE打开, 也把Package Geometry里的Assembly_top 打开5 选群组中的Stack-up,把TOP和BOTTOM的Pin.Via.DRC.Etch打开.而GND及VCC只开DRC.ANTI ETCH如果要设新颜色请在下方色盘Palette中选要用的新颜色,再将它点到要修改项目的色块上就可改过来了6 停止script录制选 File-Script-Stop.先前的层面及颜色设定都会被存在colors.scr中.此colors.scr是一个文字文件,可用一般的文字编辑程序或File-File Viewer加以编辑如果要测试script,请先用All Invisible全关所有显示,再到下方命令列中输入replay colors就会看到程序把先前的设定重跑一次,而显示也回来了标示亮度Highlight将特定对象标示亮度以图形效果显示其特异性如以要找一颗U3的零件为例:1先Zoom in2选标示亮度Display Æ Highlight或其图示3在右侧选高亮度的颜色4选Control panel 中的Find 页面5在Find by name 后net改成symbol (因为是找零件)6点Move键找到U3 (敲入U3 U* 按Tab键)按Apply OK7光标移至右下角全图显示区按右键选Find Next 即可将此对象显示于画面中央控制可被选取对象在编辑对象如:移动复制删除之前须选到所要的对象所以选取对象等的控制会影响后续的动作流程以移动U4的零件及移动U4零件名称RefDes为例1Zoom in到U4附近(在左上角)2选Edit Æ Move指令3选右侧的Find页面4在Find的页面中选全选ALL ON5点 U4的字符串部份你会看到U4会被抓到游标上而你正在移动U4这颗零件(因为symbol有被选取)6选右键中的OOP取消移动U4的动作7在Find页面中选全关ALL OFF 只选Text项目8再选U4字符串部份只有U4字符串被抓起像在调文字面的位置所以跟选择项目很有关系9取消检查数据项利用Display Æ Element 或其图标检查对象内容1先Zoom in2选Display Æ Element或图示3在Find中选ALL ON4随点选对象的不同会显示其相关的资料CHAPTER 2零件的整备本阶段要试建一颗14PIN DIP 零件零件的组成有焊点 PADSACK零件Package symbol每一个接脚PIN及孔Via皆视为一焊点PADSTACK如以60-38为例进入程序开始Æ程序集Æ cadence Æ PCB Systems Æ PAD Designer改种类为贯孔Through单位为mil精确值为1 (小数后1位)焊点在每一铜箔层皆要有一般点regular PAD梅花瓣Thermal-relief PAD挖开点Anti-PAD的三种效果1选Layer 页面2点选Begin Layer3在一般点项目设形状为Circle width为60height为604在梅花瓣设形状为circle值为80Flash项目为TR805在挖开点设形状为circle值为80由于其它层设定相仿可点左侧Bgn按右键copy复制6点internal 的左侧按右键选右键paste即可贴入不须重key in7以同样方法贴到END层8在SOLDERMASK_TOP层的Regular PAD设circle大小为709一样复制到SOLDERMASK_BOTTOM钻孔定义如果定为Through-Hole焊点须定孔径及钻孔符号在Drill Hole 项目中定Plate Type 为Plated (孔壁镀铜)孔径38. Drill symbol的Figure为钻孔符号效果Character为标示字符串Width height为符号的宽及高储存焊点选File Æ Save as 存到 C:\allegroclass \ user1 档名为 60C38d.PAD实体零件的建立建立实体零件的格式不同所以须进入零件建立模式下1File / New 在DRAWING NAME中敲入新零件名如DIP14并在DRAWING TYPE中选PACKAGE SYMBOL2设作图环境选SETUP – DRAWING SIZE在Move Origin项目中的XY各敲入5000使原点调整至适当位置3加入焊点选ADD PIN或其图示并右侧OPTION项目中敲入焊点60S38D后按Tab键状态列会显示出Using ‘ 60S38D.PAD’4光标移至状态列点选后敲入x 0 0会把第一接点放到原点 00的位置上(x须为小写)窗口缩放到PIN1附近5在右侧OPTION中改焊点为60C38D后按Tab键在Y的Qty项目中输入6 6在状态列输x 0 100则会放入向下距100mil的27接点7把Y项目的Qty改7个次序order改up8状态列输入x 300 –600会放入第8PIN到14PIN之焊点但是其脚号仍位于焊点左侧可按右键之OOP取消9将OPTION中的OFFSET值由-100改为100 (表右边100mil处)于状态列输入x 300 -60010完成按右键中的DONE文字面绘制 SILKSCREEN要调整格点大小时请以SETUP /GRIDS将NON-ETCH的X Y值键入25表文字面绘制格点为251选ADD/LINE2将右侧OPTION选为Package Geometry下的SILKSCREEN_TOP设画线角度等3画上文字面的矩形框组装外型绘制Assembly outline (可省略)同文字面之动作但层面为Package Geometry下的Assembly-Top设文字面之零件名称及零件号1选Layout_Label Æ Ref Des或其图示2图面为 refDes下的Assembly_Top3点选放零件名称的好位置(须在Assembly outline中)4键入名称如U* (请先注意右侧的字体基准点角度)5选Layout_Label中Æ Device6选适当的位置后键入 dev type后按右键的DONE绘制零件限制区Package boundary (可省略自动抓)定义零件高度(需要有Package boundary才可定义)1Setup-Area-Package Boundry Height层面为Package Geometry下的Place_Bound_Top2点先前建的Package Boundry 区域3输入高度值如180若没设则以Drawing option下的symbol Height为其内定高度值存零件文件(两者都要存)1选File Æ Create Symbol存成可放到PCB上的.PSM檔2选File Æ SAVE存成供以后修改的图形.DRA檔以自动程序建零件利用Symbol Wizard填入参数自动建零件1、File /New后在Drawing Name键入名称如dip16在Drawing type选PackageSymbol [Wizard] 后选OK2选Package Type为dip后点Next (选零件包装)3套用CADENDCE规划选Default Cadence Supplied template套用其它零件则选Custom template后选.Dra档套入后选Next4设定使用的公英制准确位数及名称前字符串prefix5依不同零件外形设定其参数如脚数Number of Pins脚距LeadPitch行距Terminal row spacing文字面的宽及长Width&Length)6选套用的焊点(一般焊点及第一脚)7定零件原点为中心center of body或第一脚pin1 of symbol及是否另存.PSM檔8选Finish 即OKCHAPTER 3板框绘制板框在Allegro中属于特殊的Mechanical Symbol板框为电路板的外形尺寸,其来源可由手工绘入.,键坐标输入画成.如果有Option 接口的话可由AUTOCAD转入DXF或Pro-Engineer的IDF.键坐标画图框1选File一New,在檔名Drawing Name中敲入如cds_outline.请注意格式务必改成Mechanical Symbol后按OK2设绘图区选Setup一Drawing Size.将图区Size设成A.并把DRAW Extent改设成Left X与Lower Y在设原点偏移量.Width 与Height设工作区大小设工作格点选Setup一Grids.将Non-Etch的格点设为25后按OK画板框选Add一Line.注意层面须改成BOARD GEOMETRY/OUTLINE.请输入x 0 200iy 2300ix 4000iy –2300ix –100iy –200ix –3700iy 200x 0 200 完毕按右键下的Done定工具孔Tooling Hole选指令Add Pin在右侧的Padstack中输入hole109再按Tab键.请在命令列输入x 100 300x 100 2400x 3900 2400 完毕按Done 结束标尺寸Dimension利用Dimension linear指令,层面会自跳到BOARD GEOMETRY下的DIMENSION.点选被测线段就可拖出其尺寸标注线放上.倒角Chamfer如果画的板框有直角要倒角,可用指令Edit一Chamfer.在右侧Options中TrimSegment的First栏设50.表示未倒角的两边线段长为50mil.试着点要倒角的第一段线,再点它的垂直线,就可做出倒角效果来设走线及摆零件区1先Zoom in到图框的左下角,2选Setup一Area一Route Keepin(走线区)在板框内的50mil(二个格点)内画出其布线限制区.(会在ROUTE KEEPIN下的ALL.)3选Setup一Area一Package Keepin(摆零件)画出相同的限制区设禁止摆零件及走线区选Setup一Area一Route Keepout(走线)画上不能走线的范围,其显示为一填满区.试画过后请Edit一Delete删除(在Find中要勾Shape),否则稍后可布线区域可能不够.其它如ViaKeepout则为禁打贯孔区存板框檔1选File一Create Symbol设入档名如cds_outline后选Save会存成cds_outline.bsm的Board Symbol 檔.2再选File一Save存成cds_outline.dra的图形文件.建立环境档Master Design File (.brd)环境档通常是只先放入板框而未含有逻辑数据的作图文件.利用它把大家讨论过认证的Geometry先设好的存在图档上.达到统一作图环境的目的.当成公司内的标准档.1选File一New,在檔名Drawing Name中敲入如cds_master.请注意格式为Layout 后按OK2设绘图区选Setup一Drawing Size.将图区Size设成B.,小数后位数Accuracy设成2.并把DRAW Extent的Left X设成-5000 ,Lower Y设成-5000完成按OK3放入板框零件,选Place一By Symbol一Mechanical,先点Library键才会列出各Mechanical Symbol,选先前建的cds_outline后按OK键准备放到图上4在命令列敲入x 0 0 ,放到图上(0,0)点.完毕按Done加图框Format Symbols如果要加上图框或其它注意事项宣告1Place一By Symbol 一Format, 先点Library键使列出各Format Symbol.如果点选Asizeh.表示要挂上A Size 横向的图框2利用光标把图框放至工作区上(请并确定板框数据含于图框范围内)3按右键选Next选到Note这个Symbol4请放在图框内板框外的适当区域中预放零件如果有特定的零件位置或固定的某几颗零件如connector.switch.等等.可以先摆到板上1选Place一By Symbol一Package.点Library使列出各实体零件.请选其中的conn140后按OK2在命令列输入x 3775 -200后按Done摆到图上设颜色1进到Color/Visibility中设定显示项目或其颜色.如果先前已存有Script 文件请Replay控制图形效果,请在命令列输入 replay colors层数设定Cross SectionAllegro内定的板层为二层板(指二个电气层).您如果是多层板则必须先宣告其层面结构.如层数.材质.用途.Subclass name.正负底片效果等.而其材质的种类及特性定义在<cds ins dir>/share/pcb/text/materials.dat檔中1选Setup一Cross Section点FR-4层名左侧的Edit后选Insert新增,则在原层之上会加入一个新的FR-4层.请总共新加入8层,因为我们待会要宣告此板为六层板,加上五层FR-4介质层及二层原有的空气层全部为13层.2点选第二个FR-4层准备把改设为内层的GND.请点其材质Material项目改设为铜箔Copper,将层面特性Layer Type改选成Plane,而Etch Subclass name取名成GND.最后把其底片效果由念Positive改为Negative表示此层为负片.3最后设定完成如下.表示此板为47.2mil厚的六层板.如果要删层则点选那一层其左侧的Edit键后按右键选删除Delete即可存环境档宣告完毕要存成环境档,请用File-Save As另存新档设入档名为cds_master1.brd 存入.通常Allegro的环境档可统一放在<course inst dir>/allegro/project1/worklib/esdesign/physical路径下CHAPTER 4加载联机关系与设定规范载入联机关系Load the Netlist联机关后档是一个由线路图程序所产生的文字文件netlist目的在交代零件(外型名称)及联机关系(接点及讯号名).要是零件需要作功能互换(gate swap或pin swap)则需另定零件宣告文件device file.如果有同类型但不同名零件可用对应文件map file宣告其对应不需每颗皆定义.以ORCAD为例,再执行完ERC电器检查后.即可执行其Tools-Netlist将线路图档转出联机关系档,其格式请选用others页面里的Allegro.就可把整份图转成一个联机档 .net或.txt零件若是在布线时会做swap的联机交换则须为零件定义其Device file 以宣告其零件之脚数闸数等到时:7400会对应7400.TXT套入宣告如果二者名称不同可以devices.map档宣告其对应性.以下devices.map为例零件7400会对应到74abcd.txt的device檔而非7400.txt如果要零件宣告文件device file,新版的ORCAD 9.x可用指令Accessories-Allergo Netlist自动产生各零件的device file.不需手动以文字编辑程序逐一编写载入联机 Import Logic1. 选File/Import Logic定来源格式Logic Type为Third party.2. 来源档案 Import From 点选后再选Browse键选文字联机文件的3rdparty.txt.3. 是否替换新零件Replace changed component.设Always4. 是否允许拆原有布线Allow etch removed during eco依情况而定5. 设定转联机关系时取代原图上的逻辑数据supersede All logical.6. 要加载联机成为电路板文件选加载Import.设计规范Allegro的设计规范是在定义设计过程中的条件限制,这些条件的设定是用来作为设计时安全检查的标准.例如我们可以定义层数,各层的规范,特殊讯号的限制条件如线宽间距打贯孔数,或特定区域条件等等,以配合电器或机构考量.而且宣告过的规范存在图档上,可避免以后布线时因考量因素众多而疏漏所造成需重修的情况.设定内定设计规则内定设计规则是给图文件中未经特定宣告的任意讯号(一般线)所套用进入Setup-Constraints请点选内定标准值Default Value设定其线到线,线到点,点到点,线宽,套用的贯孔等设定其它的设计规则在一份图档上有些特殊的线有其不同的规则相对于先前定的内定标准值如CLOCK讯号它的间距如为10 mil不同于先前内定的 5 mil.其步骤为定RULE SET请点选SPACING RULE SET下的SET V ALUE.在DELETE后的空白处输入 10 MIL SPACE后点选加入键加入新的RULE SET.随后输入其各间距的值再按OK键确定宣告相关讯号选ATTACH PROPERTY -NET,选右侧的FIND点选下方的FIND BY NAME切换成NET后再输入CLK2.程序跳出其PROPERTY画面请选NET-SPACING-TYPE, 在其V ALUE中输入其组别名称如CLOCK后按APPLY确定讯号套上RULE SET选在SPACING RULE SET中的ASSIGMENT TABLE设定各个RULE SET之间的规范如CLOCK与NO_TYPE指先前订的CLOCK(本例中只有CLK2)与一般讯号NO_TYPE所套用的间距值为10 MIL SPACE设定实体规范在实体规范PHYSICAL RULE SET中选其SET V ALUE键,在DELETE后的空白处输入10 MIL LINE 后点选加入ADD键,建立新的PHYSICAL SET.随后输入其允许最小线宽MIN LINE WIDTH,缩线后最小线宽,最大线宽,是否形走线,套用的贯孔焊点为何等等.,结束按宣告相关讯号选ATTACH PROPERTY-NET,选右侧的FIND点选下方的FIND BY NAME切换成NET后再输入REF.程序跳出其PROPERTY画面请选NET-PHYSICAL_TYPE在其V ALUE中输入其组别名称如ANALOG后按APPLY确定讯号套上RULE SET选在PHYSICAL RULE SET中的ASSIGMENT TABLE套上各个RULE SET的规范如把ANALOG套上先前订的10 MIL LINE,NO_TYPE指一般讯号请套上DEFAULT.第二项为AREA是当有设定特定区域AREA时才有对应的新值可输入STUB LENGTH,允许最多贯孔数MAX VIA等等而AREA则是以特定区域的方式来宣告其特别的设定值如线宽间距等设计规范存盘我们可将前面所设好的规范存成一个技术文件TECH FILE,请选指令FILE-EXPORT-TECHFILE设好文件名再按执行RUN键即可产生下次开新文件时层面只有二层,也没有特殊线宽或间距等设定,这时你可以加载技术档..这样这些设定即不须重设只须要把新讯号重新指定其对应的规则就可了查属性要检查己订属性可用1选EDIT-PROPERTIES配合右侧FIND2 选DISPLAY-PROPERTIES指令后选要查询的值如NET_SPACING_TYPE,再于V ALUE栏输入查询值如 * 表示任意即可查到先前订的CLOCK.在您绘图的过程中Allegro会以先前订的规范持续的检查你的图档当它有违规时则会有DRC的标记在上面.而这个蝴蝶形的标记的两边各有一个英文字母代表它检查的数据种类如L表线段LINE,.V表VIA,P表PAD等等,使我们能很快的知道错误在那儿而侦测到的错误项目又是什么数据间的状况可以马上加以改正.您也可以用SHOW ELEMENT的指令来查看更详细的结果Chaper 5摆放零件在建完零件,传入联机关系,订好规则之后紧接着的就是零件的摆放动作在图示中通常已经挂上了一些有关摆放零件的图标而这些图标就如同指令PLACE下的各个摆放功能请开启位于c:\\allegroclass\user1\ 底下的constrainted.brd手动编名因为置于板上的金手指尚未命名所以我们必须手动的帮它编名请选Logic-Assign RefDes并点选右侧Options下方的RefDes字段中输入J1 点选金手指则会把这颗零件命名为J1设定摆放格点设摆放零件时移动零件的距离请选Setup-Grid下的Non-Etch将其Spacing X:值输入50,Y:值输入50.要不要显示格点则设定左上角的GRID ON以零件名称摆放Placed By RefDes一般摆零件时习惯边看线路图边摆零件,所以我们须将相关的零件逐一叫出这样就会用到此功能请选Place By RefDes指令敲入零件名U5后按OK就可抓出U5到图上准备摆入.如果想要旋转,请按鼠标右键选择Rotate这时零件上就会跑出一根控制杆到光标位置利用鼠标转动即可控制其旋转角度.按左键可停止旋转.移动到要摆的中下图区后按右键选Done放置如果摆上的零件看起来是一个填满的大方块是因为开启了它的限制区.想关闭请至Display-Color/Visibility把Package Geometry/Place_Bound_Top项目勾勾去掉除了此种方法外如果新摆入的零件都须转一个特定角度的话可到Setup-Draw Options选其中的SYMBOL把Angle字段输入或改选成90再点OK键试着抓U7进来摆,你可看到它己是旋转了90度等着您摆入移动零件如果已摆入零件其位置须要挪移请选Edit一Move后再到右侧的Find项中全关只留Symbols.请点选要移动的零件(最好点它的名称字符串)零件就会被抓到光标上,待移到新位置后,点右键按Done即完成移动一群零件同样以Edit一Move指令以鼠标左键框出一个区域,框住要一齐挪移的零件(如果要放弃框选范围可选右键下的Oops).再以左键定其基准点就可一齐移动到时再以右键下的Done确定.再框选时请勿框到 Board Outline,Keepins,keepouts的Board Symbol资料.其它摆放的动作有Place一Component一ICs 摆IC类零件Place一Component一IOs 摆输出入类零件Place一Component一Discrete 摆附属小零件Place一Component一ALL 摆所有零件联机互换的动作有Place一Swap一Component 零件位置互换Place一Swap一Functions 闸联机互换(需有device宣告)Place一Swap一pins 接点联机互换(需有device宣告)联机显示控制联机指点到点间用来表示其电气接续性的表示线.我们会依不同需求开关某些零件或讯号的显示效果来达到评估布线策略的目的显示(关闭)所有联机Display一Show(Blank) Rats一All显示(关闭)单颗零件Display一Show(Blank) Rats一Component显示(关闭)单条联机Display一Show(Blank) Rats一Net产生摆放零件报表您可以产生一份摆放零件报表它可列出图中已摆放及未摆放之零件数据您在摆完零件后可用它来再确认是否有漏网之鱼尚未摆入HAPTER 6 布线布线相关指令设定布线格点随着不同的布线须求.您可为不同层设定不同的布线格点或是设定所谓的不等距格点如8 9 8这样的工作格点.指令为Setup一Grids设定格点,其中左上角的Grids On 为设定是否显示格点.Non-Etch为非电气层格点如摆零件.All Etch为所有电气层之走线格点.Top….为各电气层之走线格点值在布线时我们必须在右侧的Options中设定布线的工作层Act及代换层Alt在走线时首先走在工作层上如果要换层只须连续点二下左键(双击)则您的工作层及代换层会自动互换并打上贯孔试走第一条线1请先关闭所有联机显示,然后选Display一Show Rats一Net按鼠标右键选其中的Net Name输入 clk2使只开此讯号的显示效果2 Zoom in到U15 选择布线图示或Route一Connect将右侧的Options中的Act 层设为Top,Alt层设为IS3,线的角度设45度线宽设5,布线效果RouteType设手动布线Manual.3 试着点线开始布线,一开始走出时是在正面ToP层,如果觉得走得不好请用右键按OoP取消删除布线如果不满意先前所走的布线结果可以用Delete指令予以删除但是请配合右侧Options或Find的选项让使用上更加的便利1.全线删除请选择删除示或指令Edit一Delete在Find下请先选ALL OFF再开Clines请点CLK2的布线,此线会全部高亮请再按右键下的Done就会把它删掉(请救回此线以执行以试作底下其它动作)2.线段删除如果要删掉的只是某些线段非整条布线,请在右侧的下Find关所有项目只留ClineSegs同样点CLK2你会只看到此线段高亮,如果点其它线段则先前的线段即消失被删除了3.二点间线段删除如果要删掉的只是某些线段内的一小段,选Edit一Delete按右键下的Cut,点要删掉线段内的第一点(线段变亮)再点第二点,则剩此区间高亮可删除.布线效果Routing Type在走线的过程中我们有三种效果可以选择,分别是手动布线Manual,循迹布线To Cursor,结点布线To Pick1.手动布线Manual--------在前一光标位置与目前的光标位置间显示出走线’不会自动闪其中的障碍但推线效果明显2.循迹布线To Cursor-----随游标带出布线的走向,可动态的看出将布线的效果,会自动的闪避其中的障碍3.结点布线To Pick--------前后光标点间无法看到动态的布线轨迹,但是会自动闪线且速度比较快右键指令走线的过程中按鼠标右键会出现一些选项Done =>布线停止,回到空-状态IdleOops =>取消前线段动作Cancel =>取消前指令Next =>布线暂停,改走其它线Temp Group =>宣告走bus线讯号Complete =>结束bus线讯号选入动作Reject =>放弃现有选取,可改选其它Add Via =>打贯孔Finish =>以同层自动走完未布线段Snap Rat T =>移动讯号T点位置Neck =>窄线布线,须依Physical Rule Set宣告New Target =>改定同讯号的目的点(布线终点)No Target =>尾段讯号不显示Swap Layer =>走线换层(Act层换到Alt层) Toggle =>出线角度切换(先直再斜或先斜再直) 打贯孔贯孔是用来导通层到层之间的讯号关系,贯孔必须有焊点的特性在布线的过程若加入贯孔则其工作层与代换层就会自动切换走到对应的布线层面.动作为连续点二下左键(双击)或选右键里的Add Via.移线利用移线指令SLIDE可移动先前所布的线段.你只需要选好指令后用左键点选要移动的线段即可动态的移动此线段,而与此线段相连的线段效果也会自动调整保持整体的完整性1请开启档案CDS_ROUTED.BRD稍为Zoom in到局部区域上.请选图标区上的移线图示或ROUTE一SLIDE2在右侧的Find项目中全清只留Via及Segment3以左键点选线段移动看看,也以左键定其新的落点4可以试着改变调整右边设定如角度CORNER或最大斜线长度Max 45 Len看看它的效果修端点VERTEX要挪动,新增,重迭,删除(选右键下的DELETE VERTEX),请利用EDIT-VERTEX或按F7键.即可修整端点自动整线有Route-Custom Smooth或Route-Gloss可执行SPECCTRA自动布线当您执行ROUTE一SPECCTRA-Auto儿时Allegro会发起SPECCTRA的自动布线程序并建立一个同档名的.dsn檔.在自动布线结束后SPECCTRA会产生一个.ses檔在回到Allegro时转入成已布线档SPECCTRA手动布线执行ROUTE一SPECCTRA-Interactive,可转档到Specctra并以其EditRoute作手动布线产生未布线报表在布线完毕后.我们如果要确定定否有未布线点仍然存在.可以执行TOOLS一Reports选输出的资料为Unconnected pins再点Run键就会产生此报表加以查核CHAPTER 7 内层及铺铜如果您的设计超过二层,那么您就须要设定其内层铜箔的效果包括它的铺铜箔效果,所带的讯号名,避开的间距,内层切割等等的问题通常铜箔分二种,正片铜及负片铜.正片铜显示的是含铜的部分,也就是黑的部分以后就是铜箔.在Allegro中的正片铜您可以看到它所挖开的开孔void 及所接的梅花瓣Thermal 它的缺点是一但铜箔的接续性更改如移零件或贯孔.则铜箔须要重铺以重新连结正确的梅花瓣及挖开不同讯号点负片铜显示的是以后要挖掉铜的部分,反而是白色的部分以后才会有铺铜在Allegro中负片铜只是显示一些点在内层上面.随着所设定的讯号.程序会自动判定那些点该是要改成内层要接的Thermal Relief定义效果,那些不接的点其内层必须是挖开的Anti-Pad定义.Allegro并不会把那些焊点挂在层面上.好处是零件或是贯孔可随意移动不须重铺重算.只有在他产生底片输出时才会将焊点数据并入处理.而它的缺点是您无法在图上即看到真实的底片效果.(尤其是梅花瓣)宣告内层负片铜l.Add一Shape一Solid Fill画内层铺铜范围2.Edit一Change Net(Pick)宣告铜箔的讯号名3.Shape一Fill填铜箔1请开cds_routed.brd檔.设定Setup一Drawing Options在Display项目中勾选Thermal Pads(显示梅花瓣) 及Filled Pads and Cline Endcaps(填满式显示)选项2 选Display一Color/Visibility把Group项目改成Stack再把底下的Etch项全关只留VCC层.其它项的PIN与VIA也是只留VCC后跳出3选Add一Shape一Solid Fill在右侧设Etch及VCC层,在板内的走线区范围内Route Keepin画一个Polygon画完按右键Done结束4宣告内层讯号选Edit一Change Net(Name)在列表中选VCC后跳出5填铜箔.选Shape一Fill这样会灌满并显示出Thermal Pad(单线)及AntiPad的效果宣告内层正片铜l.Add一Shape一Solid Fill画内层铺铜范围2.Edit一Change Net(Pick)宣告铜箔的讯号名3Shape一Parameter设定自动挖开铜箔的效果4V oid一Auto执自动清铜动作(讯号不同者挖开,相同者挖开后架上桥接花辫)5Shape一Fill填满铜箔效果。
Cadence-Menu--cadence软件菜单中英文对照图
第二部分Allegro菜单栏文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1．文件菜单原菜单中文菜单说明新建打开关闭保存另存为保存所有保存层转换恢复移动编辑页和符号下一层菜单见下表编辑层同上返回改变组件设置启动的工具察看搜索栈物理输出进行封装并输出物理输入从Allegro导入IFF输入导入IFF文件打印设置打印预览打印输出可输出原理图退出注：若菜单中的说明项为空，则表示不不需要说明或说明项与中文菜单相似。
以下相同。
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第一部分Concept HDL第二部分Allegro Concept HDL菜单栏文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1．文件菜单原菜单中文菜单说明新建打开关闭保存另存为保存所有保存层转换恢复移动编辑页和符号下一层菜单见下表编辑层同上返回改变组件设置启动的工具察看搜索栈物理输出进行封装并输出物理输入从Allegro导入IFF输入导入IFF文件打印设置打印预览打印输出可输出原理图退出注：若菜单中的说明项为空，则表示不不需要说明或说明项与中文菜单相似。
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Cadence 手册详细图解 英文版
Cadence IC Design ManualFor EE5518ZHENG Huan QunLin Long YangRevised onMay 2017Department of Electrical & Computer EngineeringNational University of SingaporeContents1 INTRODUCTION (4)1.1 Overview of Design Flow (4)1.2 Getting Started with Cadence (6)1.3 Using Online Help (8)1.4 Exit Cadence (8)2 SCHEMATIC ENTRY (9)2.1 Creating a New Design Library (9)2.2 Creating a Schematic Cellview (10)2.3 Adding Components to Schematic (11)2.4 Adding Pins to Schematic (12)2.5 Adding Wires to Schematic (13)2.6 Saving Your Design (14)3 SYMBOL AND TEST CIRCUIT CREATION (15)3.1 Creating Symbol (15)3.2 Editing Symbol (16)3.3 Building Test Bench (18)4 SIMULATING YOUR CIRCUIT (21)4.1 Start the Simulation Environment (21)4.2 Selecting Project Directory (21)4.3 Setup Model Library (22)4.4 Choosing the Desired Analysis (22)4.5 Setup Variables (23)4.6 Saving Simulation Data (24)4.7 Saving Output for Plotting (24)4.8 Viewing the Netlists (25)4.9 Running the Simulation (25)5 PHYSICAL LAYOUT (28)5.1 Layout vs Symbol of CMOS Devices (28)5.2 Starting Layout Editor (29)5.3 Vias (31)5.4 Changing the Grid (33)5.5 Inserting and Editing Instances (34)5.6 Drawing Shapes / Paths (35)5.7 Creating Pins (36)6 DESIGN VERIFICATION: DRC AND LVS (38)6.1 Performing DRC (38)6.2 Performing LVS (40)6.3 Performing PEX (41)7 POST‐LAYOUT SIMULATION (45)7.1 Simulation the Extracted Cell View (45)8 CONCLUSION (46)1INTRODUCTIONThis manual describes how to use Cadence IC design tools. It covers the whole design cycle, from the front-end to the back-end, i.e., from the pre-layout design to the post-layout design.The manual aims to provide a guide for fresh users. Following the manual, users can start doing analog IC design even though the users don’t have any knowledge of the tools.An inverter is used to illustrate the whole cycle of analog IC design, and Cadence Generic 45nm (cg45nm) kit is the technology library used for implementing the inverter. The method stated in the manual can be applied to other type of analog circuit design.1.1Overview of Design FlowFigure 1 shows a typical analog IC design flow.The design flow starts from schematic entry with the Cadence schematic capture tool –Schematic Editor. Devices or cells from the cg45nm or other libraries are used to build your circuit. Your design is hierarchical; therefore higher level schematics also incorporate cells which you have already developed. The schematics which you enter at this stage therefore typically consist of a number of base library cells and also lower level cells designed yourself.These are described in Sections 2 and 3 of the manual.When you have finished designing a particular circuit, you need to simulate it to ensure that it works as expected. It would be unlikely that your circuit works as expected at the first time so you have to repeat the cycle to improve the circuit, as shown in Figure 1, until the circuit works satisfactorily. This must be done for each sub-circuit of your design and then for the top level design. How to simulate and view the performance of simulation results are presented in Sections 4 of the manual.When the performance of the circuit is satisfactory, it is ready to start the physical design or layout of the circuit. The layout starts with the cell or device placement. Once the cells have been placed, routing can be carried out. Routing connects the cells/device of the design.After finishing placement and routing, the layout has to go through the Design Rule Check (DRC) with rule decks provided by PDK provider, to ensure that there is no design rule violation in the layout. The layout has to be rectified accordingly to the rules’ requirement till it passes DRC.Upon a successful DRC, it is Layout-versus-Schematic (LVS) check, to assure that all connections in the layout are correct. The layout has to be amended accordingly to the schematic If LVS doesn’t pass. DRC has to be done whenever layout is changed. The process is repeated until the LVS passes.Figure 1. Analog IC Design FlowThe next step is parasitic extraction (PEX) to get the extracted view of the circuit, which is used for post–layout simulation. The extracted view includes the parasitic effects in both the instances/devices and the required wiring interconnects of the circuit.Following DRC, LVS and PEX, it is post-layout simulation. The post-layout simulation is essential to make sure that the circuit with the extra parasitic parameters functions well and still meet the design specifications. If the performance of the post-layout simulation is not acceptable, back to the stage of schematic entry to check the circuit. Basically, re-design the circuit is necessary. Repeat the whole flow until the results of the post-layout simulation meet the design specifications.If everything is satisfactory, the next stage is GDSII Generation. It generates a file which depicts the low level geometry of layout. GDSII format is industry standard format suitable fora semiconductor company to fabricate and manufacture the chip of layout. This is briefed inthe last section of the manual.1.2Getting Started with CadenceUpon logging into your account, you will be brought to the Linux Desktop Environment.Right click on the desktop and click Open Terminal to open a “window” on the desktop. This window is the Linux command line prompt at which you can run Linux commands. After running a Linux command, this window also shows the output of the command.The following steps show how to start Cadence with cg45nm kit.A.Create a working directory - project (it can be any name as you like) with thecommand:mkdir projectwhere mkdir is Linux command and the project is the directory name;B.Enter the working directory with the command:cd projectwhere the cd is the Linux command;C.Type the followings commands to do the environment setup for using Cadence Generic45nm PDK.cp /app11/cg45nm/USERS/cds.lib .cp /app11/cg45nm/USERS/assura_tech.lib .cp /app11/cg45nm/USERS/pvtech.lib .D.Start cadence in the working directory – project with the following command:virtuoso &where virtuoso is the command to start Cadence IC design tool.Now, Cadence tools are successfully started. Keeps only the Command Input Window (CIW) which is shown in Figure 2.Figure 2. CIW WindowDo not close this CIW and try to keep it in view whenever you are using Cadence. Error messages and output from some of the tools are always sent to the CIW. If something doesn't appear to be working, always check the CIW for error messages. In addition, the CIW allows the user great control over Cadence by interpreting skill commands which are typed into it.E.In the CIW, select Tools Library Manager. The Library Manager pop up as inFigure 3. The Library Manager is where you create, add, copy, delete and organizeyour libraries and cell views.Figure 3. Library Manager WindowYou can see that the library gpdk045 appears in the Library column of the librarymanager.Now, you have started Cadence tool and loaded the cg45nm kit successfully. There are some documents in /app11/cg45nm/ gpdk045_v4_0/docs, and you can always refer to these documents for the information such as devices, device models, DRC rules and others related to cg45nm kit.Next time, you need only to repeat the steps B and D, for launching Cadence virtuoso and doing your project.1.3Using Online HelpCadence provides a comprehensive online manuals for all Cadence tools. You can launch the online help by typing the following command at the Linux prompt.cdnshelpThis invokes the online software manuals. Alternately, there is a help menu on each Cadence window. Manual which is related to that window related will pop-up once clicking on the help button.1.4Exit CadenceTo exit Cadence, just click on the cross sign X or File Exit in CIW. It is necessary to exit Cadence when it is not in use. Your library file would be locked or cannot edited next time if Cadence was not exited properly.2SCHEMATIC ENTRYNow that Cadence is running, you are almost ready to start entering schematics. However, you must first create a library which will be used to store all the parts of your design. Then, schematic can be created in the library.2.1Creating a New Design LibraryA.In the Library Manager window, select File→New→Library. New Library formpops up as shown in Figure 4.B.In the New Library form referring to Figure 4, key in your design library name(example: test) in the field of Name, and then click Ok.C.Click Ok in the pop-up window - the Technology File for New Library, referring toFigure 5.D.Choose gpdk045 in the Attach Library to Technology Library form, referring toFigure 6, and then click Ok.Figure 4. New Library FormFigure 5. Technology File for New Library FormFigure 6. Attach Library to Technology File FormA new library, named test, should appear in your Library Manager window.2.2 Creating a Schematic CellviewA.In Library Manager, select the Library where you would like to create a schematic. Then,select File→New→Cell View.B.Set up the New File form as Figure 7Figure 7. Create CellViewC.Click OK when done. A blank schematic window for the "inv" (your cell name)schematic appears.Explore the functions available by putting your mouse over the toolbar and fixed menu icons.In addition, note that some of the menu selections have alphabets listed to the right of them. These are bind-key or shortcut-key definitions which are very useful in the long run.Test them out during the schematic drawing in subsequent steps.2.3Adding Components to SchematicFigure 8 shows the schematic which you are going to patch, and the property of each component is listed in Table 1.Figure 8. Inverter CircuitTabel 1. Component Properties of Figure 8: Inverter CircuitComponents Library Name Cell Name PropertiesPMOS gpdk045 pmos1v l:45nm w:120nm (default size)NMOS gpdk045 nmos1v l:45nm w:120nm (default size)Here is the example on how to add component instances by placing cell views from libraries. Type “i” bind-key or select Create Instance in the schematic window or click on the menu bar to display Add Instance form. Then in the Add Instance window, select gpdk045as Library, choose the NMOS transistor by selecting nmos1v in Cell and also choose symbol as View, as shown in Figure 9.Figure 9. Add Instance FormSimilarly, add the pmos1v into the schematic. As an example, here we just keep all theparameters as default.If you place a component with the wrong parameter values, select the component and type “q” bindkey or use the Edit→Properties→Objects command to change the parameters. Use the Edit→Move command or type “m” if you place components in the wrong location.2.4Adding Pins to SchematicYou must place I/O pins in your schematic to identify the inputs and the outputs. A pin can be an input, output or an input-output (bi-directional) pin.Type “p” or select Add →Pin from inv Schematic Window or click the Pin fixed menuicon in the schematic window. The Add Pin form appears as Figure 10.Figure 10. Add Pin FormClick Hide and move you cursor to the Schematic Window. Place pins at the correct places and click right mouse key to rotate the pin if necessary.Add pins according to Table 2, paying attention to the direction.Table 2. Pin Names and Direction of invPin Names DirectionVin InputVout OutputVDD, GND Input-OutputCaution: Do not use the add component form to place schematic pins.2.5 Adding Wires to SchematicAdd wires to connect the components and pins in the design.A.Type “w” or select Add →Wire (narrow) in Schematic Window or click (narrow)fixed menu icon.B.In the schematic window, click on a pin of one of your components as the first pointfor your wiring. A diamond shape appears over the starting point of this wire.C.Follow the prompts at the bottom of the design window and click left mouse key onthe destination point for your wire.D.Continue wiring the schematic. When done wiring, press Esc with your cursor in theschematic window to cancel wiring.2.6Saving Your DesignCheck the design to ensure that it is correct and save the design.A.Click the Check and Save icon in the schematic window.B.Observe the CIW output area, for the information of the check and save action.3SYMBOL AND TEST CIRCUIT CREATIONSymbols are useful when creating designs as it is impractical to show every transistor on the top level schematic. Instead, the symbols of cells are created in order to instantiate them in the higher level schematics and make them more readable (i.e. hierarchical designs). Create a symbol for your design so you can place it in a test circuit for simulation.3.1Creating SymbolA.In the inv schematic window, select Create → Cellview → From Cellview. CellviewFrom Cellview pops up as shown in Figure 11.Figure 11. Cellview From Cellview FormB.Click OK in the Cellview From Cellview form. The Symbol Generation Options formappears as Figure 12. Enter the information listed in Table 3 for the symbol.Table 3: Pin SpectificationsLeft Pins : VinRight Pins : VoutTop Pins: VDDBottom Pins: GNDFigure 12. Symbol Generation Options FormC.Click OK in the Symbol Generation Options form. A window with a symbol createdautomatically by the tools pops up, referring to Figure 13.Figure 13. Symbol Generated AutomaticallyD.Observe the CIW output pane and note the messages stating Adding ‘CDFinformation ...’.3.2Editing SymbolYou can modify the symbol to have a more meaningful shape for easy recognition.A.Move your cursor over the symbol, until the entire green rectangle is highlighted. Clickleft to select it.B.Click Delete icon in the symbol window to delete the green rectangle.C.Select Create→Shape→Polygon. Follow the prompts at the bottom of the symbol, anddraw the triangle shown in Figure 14.D.Type “m” or click Move icon in the symbol window, move the pins to the finaldestination.E.Select [@partName], and use Edit→Properties→Object to change it to inverter asshown in Figure 14.Figure 14. Edit Object Properties FormF.Save your edited symbol view. The final symbol is shown in Figure 15.Figure 15. Symbol of inv3.3Building Test BenchTo test the inverter that you have just built, you need to create a test bench. This test bench will also be used during the post-layout simulation.Creating an inv_test schematic cellview with the below information, following the steps listed in Section 2 – SCHEMATIC ENTRY. The test bench is as shown in Figure 17.Library Name : testCell Name : inv_testView Name : schematicLibrary Name Cell Name Propertiestest inv_testanalogLib Vdc VDDanalogLib vpulse Referring to Figure 16analogLib gnd GNDanalogLib cap 1f FFigure 16. Vpulse FormFigure 17. Test Bench – inv_test for inv CircuitNote:There are wire names Vin and Vout in Figure 17. These can be created by clicking on Create Wire Name on the inv_test schematic window. Key in Vin Vout in the Names field of the Add Wire Name form, and then click Hide. Moving your mouse to the schematic window, click the wire where you want it to be named in the same sequence as typing the names in the Names field.4SIMULATING YOUR CIRCUITBefore starting the simulation, make sure that the schematic (inv_test) is open, then perform the following steps.4.1Start the Simulation EnvironmentIn your schematic window, select Launch →ADE L. The Analog Design Environment (ADE) window appears as shown in Figure 18.Figure 18. ADE Window4.2Selecting Project DirectoryIn the ADE window, select Setup→Simulator/ Directory/ Host. A Choosing Simulator form appears as Figure 19. In the Project Directory blank, type in /var/tmp/(desired folder name) to save your simulation files in the /var/tmp directory on the local server. Click OK to confirm.Figure 19. Choosing Simulator/Directory/Host FormAs each user account has a limited quota, this helps to conserve memory space in your account and prevents you from exceeding your account quota. However, note that contents in this folder is deleted periodically every 30 days automatically.4.3Setup Model LibraryIn the ADE window, select Setup Model Libraries. The Model Library setup form appears. Double click the column of section, and then click the down arrow to choose tt which is typical N and P model parameters. The model library setup for the inv_test circuit is shown in Figure 20. Click ok on the setup form to finish the settings.The information of models can be found in/app11/cg45nm/gpdk045_v4_0/docs/gpdk045_pdk_referenceManual.pdf.Figure 20. Model Library Setup for inv_test4.4Choosing the Desired AnalysisIn the ADE window, click the Choose Analyses icon . The Choosing Analyses form appears. Cadence ADE is able to run several types of simulations consecutively. You are then able to view the signals from different simulations at the same time. In this example, we will do transient analysis, so we shall setup transient analyses through the ADE as Figure 21.Figure 21. Setup for Transient Analyses4.5Setup VariablesThere is a variable, VDD, in the inv_test circuit. We need to set a value to it before starting simulation.In the ADE window, click Variables. Enter the name as the variable name VDD, then set the valueas 1.1, and finally click Ok. Please take note that 1.1v is the nominal voltage for this technology.Figure 22. Editing Design Variables4.6Saving Simulation DataThe simulation environment is configured to save all node voltages in the design by default. In larger designs, where saving all of the data requires too much disk space, you can select a specific set of node to save. Following steps show you how to select terminals to save.A.In the ADE window, select Outputs→Save All.B.The Keep Options form appears. Do not modify the form at this time. However, if youneed to save less data, under the first option “Select signals to output”, Click “selected”.4.7Saving Output for PlottingSelect the signals that you would like to observe.A.Select Outputs→To Be Plotted→Select On Design.B.Note that if you click on wires / nets, voltage signals are selected. If you click onconnection nodes, currents flowing through that note and into the component are saved.C.Follow the prompts at the bottom of the schematic window. Click on the output wireslabeled with Vout and Vin (select the wire that you want to monitor).D.Press Esc with your cursor in the schematic window when finished.Now you have set up the simulation environment which as shown in Figure 23. You can save the simulation state. This saves all the information such as the Model Path, outputs, analyses, environment options, and variables so that you do not need to set these parameters the next time again.Figure 23. ADE window with completed settingsIn the ADE window, select Session→Save State. Tick Cellview and then click OK. You can recall your settings by selecting Session→Load State.4.8Viewing the NetlistsSometimes, you need to view the netlist of your circuit or design. You can do so through the ADE, select Simulation→Netlist→Create / Display / Recreate.If there are any errors encountered during this step, check the messages in the CIW and retrace your steps to see that all data was entered properly.4.9Running the SimulationSelect Simulation→Netlist and Run to start the simulation or click on the Run Simulation icon in the Simulation Window. After the simulation is done, a waveform window will pop up showing the simulation results as Figure 24.Click on the waveform window to separate Vin and Vout.You can create a horizontal or vertical marker by clicking Marker on the waveform window. For example, creating a horizontal marker on Figure 24 with put Y Postion at 0.5*VDD=550mV, and then zoom in. The waveform window will look like Figure 25. Delays of the inverter could be found from the reading on the marker.Figure 24. Output of SimulationFigure 25. Waveform with Marker.Explore the icons on the toolbar as well as the various items on the menu. Try to add markers as that is something that will be used often during your simulations. You can also update the titles and labels on your plot to make them easy to read or more meaningful, if necessary.*Quick Tip : Shortcuts “a” and “b” to place a delta marker where you observe the difference between two points. What does shortcuts “v” and “h” do?There are many other functions available in the calculator tool, explore and play around with them.By now, you have finished pre-layout simulation (schematic level simulation). Next, you need to draw the layout of the inverter circuit and then do post-layout simulation to check your circuitperformance.5 PHYSICAL LAYOUTBy now, you should know how to create and simulate your circuit. Once the performance of your design is satisfactory, the next step in the process of making an integrated circuit chip is to create a layout. What is a layout? A layout is basically a drawing of the masks from which your design will be fabricated. Therefore, layout is just as critical as specifying the parameters of your devices.Before we get into the layout, first you need to understand the design rules for layout. Design rules give guidelines for generating layouts. They dictate spaces between wells, sizes of contacts, minimum spacing between a poly and a metal, and many other similar rules.Design rules are essential to any successful layout design, since they account for the various allowances that need to be given during actual fabrication and to account for the sizes and the steps involved in generating masks for the final layout. Note that the layout is very much process dependent, since every process has a certain fixed number of available masks for layout and fabrication.You may find more details on the Design Rules Manual (DRM):/app11/cg45nm/gpdk045_v_4_0/docs/gpdk045_drc.pdf5.1 Layout vs Symbol of CMOS DevicesIn this section, we look at only three devices: nmos1v and pmos1v. Check the process document, you can find the information for other devices.Figure 26 shows the nmos1v device. From layout view, you can see that the terminal B is the black background of the layout window.Figure 26. Layout vs Symbol of NMOSFigure 27 shows the pmos1v device, which looks similar to NMOS device but with P type implant (orange-stripe layer) and N-well (purple surrounding layer). G D SBFigure 27. Layout vs Symbol of PMOS5.2Starting Layout EditorNow we are going to create a new layout in the cell “inv” in “test” library.A.In Library Manager, select File→New→Cellview ... A Create New File form pops up.B.Select "test" as Library Name; enter "inv" as Cell Name, "layout" as View Name.C.Choose Open with Layout XL, and then click OK.Figure 28. Create Cellview – LayoutUseful layerselectionfeatureFigure 29. Layout WindowCell "inv" with "layout" view in library "test" will be created. It is opened up automatically, followed by inv schematic window, as shown in Figure 29. The layout editor contains two main sub-windows, namely the Layers sub-window on the left and Layout Editing window on the right. Notice the Layers sub-window on the left side of the layout view. This sub-window displays the fabrication layers defined in the technology. You can find the cross sectional profile in the process documents.Each layer is represented by a different color and pattern for easier differentiation. The black background on the right can be interpreted as the p-substrate of the wafer.To hide a layer, use the middle scroll button to click on a layer. To disable a layer from use, use the right mouse button.You might notice that some layer names appear more than once in the Layers sub-window. For example, Metal1 appears two times: one as Metal1 drawing, the other as Metal1 pin. Metal1 drawing is a layer with drawing purpose, and such layers with drawing purposes will be fabricated in the mask. The pin layers are symbolic layers and serve to indicate position of I/O pins and define net names. Such layers are not part of the mask layout and will not be fabricated.5.3ViasVias are used to connect between layers, much like those used in PCB design.There are different types of vias for different layer pairs. Normally a via is only for connecting two successive layers, e.g., Metal 1 and Metal 2. In case there is a metal jump between more than two layers, via stacking is required.In the layout window, click Create→Via or type “o” to bring up the via menu. Place the vias on the layout editing window, you can observe the layers that are involved in each type of via. Experiment with the different modes and configurations in the via menu to create arrays and stacks of vias as well. For example,A.Click on Create→Via, the Create Via window pops up as figure 30 shows.B.Choose M1_PO under Via Definition, and click on the layout window to place it andthen press Esc button to stop the placing. You can change the number of Rows and Columns on the Create Via form.C.To view the layers of M1_PO, click to select it first and then press Shift + f key. Observethe via appears different.D.To check the layers used in via M1_PO, select it and then click Edit→Hierarchy→Flatten as shown in figure 31. Click OK on the pop-up form shown in Figure 32.E.Now, you can separate the layers and check layers’ property to find out the layers’ name.Via M1_PO connects layers Metal 1 and Poly as shown in Figure 33.Try to explore different options (Rows, Columns, Stack, etc.) under via menu by yourself, this will be very helpful for layout drawing.Figure 30. Create Via windowsFigure 31. Edit ViaFigure 32. Flatten FormFigure 33. Via M1_POThe M1_PSUB and M1_NWELL contacts are substrate and n-well contacts that are used to connect the bulks of the NMOS and PMOS respectively. For the inverter circuit used in this manual, the bulks of the NMOS and PMOS need to be connected to ground (GND) and VDD respectively.5.4Changing the GridIn Figure 29, the black window on the right is the layout editing window. The position of the cursor in layout editing window is indicated by the coordinate showed on the top right corner of the window after X: and Y:. The unit here is "µm". Move your cursor around the editing window and see the X: Y: values change with step size 0.1. Change the step size to 0.005 as that is the minimum step size for this technology.From Layout Editing window pull down menu, select Options →Display... change "X Snap Spacing" and "Y Snap Spacing" to 0.005 then click on "OK". Now move the cursor around the editing window again, you will see the X: Y: values change with step size 0.005.There are raw grid and fine grid (as small dots) on the window background. If you cannot clearly see the raw grids, from pull down menu select Window →Zoom out by 2In addition to pull down menu and bind key "z", "Zoom Out" is also listed in the picture tool bar to the left of the window. Find it and try it out.Also you may use up, down, left, and right arrows to move around the design window. You will need to use "Zoom in" and "Zoom out" and those arrows many times throughout your design process. So it's not a bad idea to practice them a little bit now.To save and close the cell view, from Virtuoso Editing window, Select Design →Save.。
candence ORCAD常用元件中英文对照
Cadence常用器件中英文对照表在cadence 安装目录下文件夹\Cadence\SPB_16.6\tools\capture\library 中有如下常用库，只是部分常用的库，还有很多不常用的也都在目录下面，1、AMPLIFIER.OLB共182个零件，存放模拟放大器IC，如CA3280，TL027C，EL4093等。
2、ARITHMETIC.OLB共182个零件，存放逻辑运算IC，如TC4032B，74LS85等。
3、ATOD.OLB共618个零件，存放A/D转换IC，如ADC0804，TC7109等。
BUS4、DRIVERTRANSCEIVER.OLB共632个零件，存放汇流排驱动IC，如74LS244，74LS373等数字IC。
5、CAPSYM.OLB共35个零件，存放电源，地，输入输出口，标题栏等。
6、CONNECTOR.OLB共816个零件，存放连接器，HEADER，CON AT62，RCA JACK等。
7、COUNTER.OLB共182个零件，存放计数器IC，如74LS90，CD4040B。
8、DISCRETE.OLB共872个零件，存放分立式元件，如电阻，电容，电感，开关，变压器等常用零件。
9、DRAM.OLB共623个零件，存放动态存储器，如TMS44C256，MN41100-10等。
ELECTRO10、MECHANICAL.OLB共6个零件，存放马达，断路器等电机类元件。
11、FIFO.OLB共177个零件，存放先进先出资料暂存器，如40105，SN74LS232。
12、FILTRE.OLB共80个零件，存放滤波器类元件，如MAX270，LTC1065等。
13、FPGA.OLB存放可编程逻辑器件，如XC6216/LCC。
GATE.OLB共691个零件，存放逻辑门（含CMOS和TLL）。
14、LATCH.OLB共305个零件，存放锁存器，如4013，74LS73，74LS76等。
Cadenceallegro菜单解释
Cade nceallegro 菜单解释一一file 已有320次阅读2009-8-1619:17 |个人分类：|关键词:Cadenceallegrofile 菜单解释每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。
new新建PCB文件，点n ew菜单进入对话框后，draw in gtype里面包含有9 个选项，一般我们如果设计PCB就选择默认第一个board即可。
如果我们要建封装库选packagesymbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。
ope n打开你所要设计的PCB文件，或者封装库文件。
rece ntdesig ns打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。
save保存saveas另存为，重命名。
importimport菜单包含许多项，下面详细解释一下我们经常用到的命令。
logic导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。
artwork导入从其他PCB文件导出的.art的文件。
一般很少用词命令。
命令IPF和stream很少用，略。
DXF导入结构要素图或者其他DXF的文件。
导入方法如下：点import/DXF后，在弹出的对话框选择，在DXFfile里选择你要导入的DXF的路径，DXFunits选择MM，然后勾选usedefaulttexttable 和in creme ntaladditi on，其他默认即可。
再点edit/viewlayers弹出对话框，勾选selectall，DXFlayerfilter选择all，即为导入所有层的信息，然后在下面的class 里选择boardgeometry，subclass选择assembly.notes,因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。
protel中英文菜单
英文中文英文中文File 文件Edit 编辑New…新建文件Undo 撤消New Design 新建设计数据库文件Redo 重做Open…打开文件Cut 剪切Open Full Project 打开全部项目Copy 复制Close 关闭Paste 粘贴Close Design 关闭设计数据库Paste Array…阵列粘贴Import 导入Clear 清除Export 导出Find Text…查找字符串Save 保存Replace Text…替换字符串Save As…另存为Find Next 查找下一个Save Copy As…保存复本为Select 选择Save All 全部保存Inside Area 区域内Setup Printer 设置打印机Outside Area 区域外Print 打印All 全部Exit 退出Net 网络Connection 连接View 视图DeSelect 撤消选择Fit Document 适合文档Inside Area 区域内Fit All Objects 适合全部对象Outside Area 区域个Area 区域All 全部Around Point 以点为中心Toggle Selection 切换选择50% 50%比例Delete 删除100% 100%比例Change 更改200% 200%比例Move 移动400% 400%比例Drag 拖拉Zoom In 放大Move 移动Zoom Out 缩小Move Selection 移动选择的Pan 平移Drag Selection 拖拉选择的Refresh 刷新Move To Front 移到前面Design Manager 设计管理器Bring To Front 带到前面Status Bar 状态栏Send To Back 送到后面Command Status 命令状态栏Bring To Front Of 带到某个前面Toolbars 工具栏Send To Back Of 送到某个后面Main Tools 主工具栏Align 对齐Wiring Tools 连线工具栏Align…对齐Drawing Tools 绘图工具栏Align Left 左对齐Power Objects 电源实体Align Right 右对齐Digital Objects 数字实体Center Horizontal 水平中心对齐Simulation Sources 激励源Distribute Horizontally 水平均布PLD Toolbar PLD工具栏Align Top 顶对齐Customize…定制Align Bottom 底对齐Visible Grid 可视网格Center Vertical 垂直中心对齐Snap Grid 捕获网格Distribute Vertically 垂直均布Electrical Grid 电气网格Jump 跳转Jump To Error Marker 跳至错误标记Place 放置Origin 原点Bus 总线New Location…坐标Bus Entry 总线分支线Location Mark 1~10 标记1~10Part…元件Set Location Marks 设置位置标记Junction 节点Lication Mark 1~10 标记1~10Power Port 电源/接地符号Increment Part Number 增加元件号Wire 导线Export to spread…导出至电子表格Net Label 网格标号Port 输入/输出端口Design 设计Sheet Symbol 方块电路Update PCB…更新PCBAdd Sheet Entry 图纸端口Browse Library…选择元件库Directives 标志Add/Remove Library…添加/删除元件库No ERC 不做ERC Make Project Library 生成项目元件库Probe 探测点Update Parts In Cache 更新缓存中元件Test Vector Index 测试矢量索引Template 模板Stimulus 激励Update 更新PCB Layout 印制电路板符号Set Template File Name…设置模板文件名Annotation 注释Remove Symbol From Sheet 删除当前模板Text Frame 字符串Create Netlist…创建网络表Drawing Tools 绘图工具Create Sheet From Symbol 从符号生成图纸Arcs 圆弧Create Symbol From Sheet 从图纸生成符号Elliptical Arcs 椭圆弧Options…选项Ellipses 椭圆Pie Charts 扇形Tools 工具Line 线ERC…电气规则检查Rectangle 矩形Find Component 查找元件Round Rectangle 圆角矩形Up/Down Hierarchy 变换层次Polygons 多边形Complex To Simple 复杂变简单Beziers 贝塞尔曲线Annotate 注释Graphic…图形Back Annotate 反向注释Process Container 过程容器Database Links 数据库连接Process Containers 过程容器Simulate 仿真Run 运行Run 运行Run All 全部执行Sources 源Configure…配置+5 Volts DC 直流+5V Cross Probe 交叉检查-5 Volts DC 直流-5V Select PCB Components 选择PCB成分+12 Volts DC 直流+12V Preferences…参数选择-12 Volts DC 直流-12V1kHz Sine Wave 1kHz正弦波PLD PLD10kHz Sine Wave 10kHz 正弦波Compile 编译100kHz Sine Wave 100kHz正弦波Simulate 仿真1MHz Sine Wave 1MHz正弦波Confi gure…配置1kHz Pulse 1kHz脉冲Toggle Pin LOC 切换管脚10kHz Pulse 10kHz脉冲100kHz Pulse 100kHz脉冲Reprots 报告1MHz Pulse 1MHz脉冲Selected Pins…选择的引脚Create SPICE Netlist 建立SPICE网络表Bill of material 材料清单Setup 设置Design Hierarchy 设计层次Cross Reference 交叉参考Window 窗口Add Port References(Flat) 增加参考端口(一层)Tile 平铺Add Port References(Hierarchial) 增加参考端口(分层) Cascade 级联Remove Port References 删除参考端口Tile Horizontally 不平平铺Netlist C ompare…网络表比较Tile Vertically 垂直平铺Arraneg Icons 排列图标Close All 全部关闭Help 帮助Contents 内容Preferences…参数选择Schematic Topics 原理图主题Document Options…文档选项Help On 帮助Right Mouse Click 鼠标右击Document Options 文档选项Place Part…放置元件Schematic Design Objects 原理图设计实体Place Wire 放置导线Schematic Components 原理图元件ERC 电气规则检查Schematic Libraries 原理图库Create Netlist…创建网络表Design Verification 设计验证Find Component…查找元件Preparing for PCB Layout 准备PCB布局Find Text…查找字符串PCB Syncronization PCB同步器Preferences…参数选项Simulation Topics 仿真主题Document Options…文档选项Preparing the Schematic 准备原理图View 视图Setting up for Simulation 仿真设置Fit All Objects 适合全部体Running a Simulation 运行仿真Fit Document 适合文档PLD Design Topics PLD设计主题Area 区域Schematic-based PLD Design 基于原理图的PLD设计Zoom In 放大Configuring the Compiler 配置编译器Zoom Out 缩小PLD Design Tutorial PLD设计指导Properties…属性PLD Reference PLD参考Zoom 缩放Shortcut Keys 快捷键Window 窗口Process Reference 过程参考Point 以点为中心Macros 宏In 放大Circuit Wizard 印制电路板向导Out 缩小Quick Copy 快速复制Pan 平移Clear Inside 消除内部Redraw 重画Ask Clear Inside 询问清除内部All 全部Reference 参考Sheet 图纸Popups 弹出About 关于Options 选项英文中文英文中文File 文件Design 设计New…新建文件Rules 规则New Design 新建设计数据库Load Nets…加载网络表Open…打开Netlist Manager…网络表管理器Close 关闭Update Schematic…更新原理图Close Design 关闭设计Layer Stack Manager…工作层堆栈Import 导入Split Planes…分割内层Export 导出Mechanical Layers…机械层Save 保存Classes…类Save A s…另存为From-T o Editor…From-To编辑器Save Copy As…复制并保存为Browse Components…浏览元件Save All 全部保存Add/Remove Library…添加/删除元件库CAM Manager CAM管理器Make Library 生成项目库文件Print/Preview…打印/打印预览Aperture Library…孔库Exit 退出Options…选项Edit 编辑Tools 工具Undo 撤消Design Rule Check…设计规则检查Redo 重做Reset Error Markers…清除错误标志Cut 剪切Auto Placement 自动放置Copy 复制Auto Placer…自动布局Paste 粘贴Stop Auto Placer 停止自动布局Paste Special…特殊粘贴Shove 推挤Clear 清除Set Shove Depth…设置推挤深度Select 选择Place From File…从文件布局Inside Area 区域内Interactive Placement 排齐元件Outside Area 区域外Align…对齐All 全部Align Left 左对齐Net 网络Align Right 右对齐Connected Copper 连接的铜层Align Top 顶对齐Physical Conncetion 物理连接Align Bottom 底对齐All on Layer 层上全部Center Horizontal 水平居中Free Objects 可活动的实体Center Vertical 垂直居中All Locked 全部锁定的Horizontal Spacing 水平间距Off Grid Pads 不在网格的焊盘Make Equal 生成等距Hole Size…孔径Increase 增加Toggle Selection 切换选择Decrease 减少DeSelect 撤消选择Vertical Spacing 垂直间距Inside Area 区域内Make Equal 生成等距Outside Area 区域外Increase 增加All 全部Decrease 减少All on Layer 层上全部Arrange Within Room 排列空间内部Free Objects 可活动实体Arrange Within Rectangle 排列矩形内部Toggle Selection 切换选择Arrange Outside Board 排列整板外面Query Manager…查询管理器Move to Grid 移至网格Delete 删除Un-Route 撤消布线Change 更改All 全部Move 移动Net 网络Drag 拖拉Connection 连接Component 元件Component 元件Re-Route 重布Density Map 密度图Break Track 打断连线Signal Integrity…信号完整性Drag Track End 拖拉端点Re-Annotate…重新注释Move Selection 移动选择Cross Probe 交叉检索Rotate Selection 旋转选择Layer Stackup Legend 层叠符号Flip Selection 翻转选择Convert 转换Polygon Vertices 多边形顶点Explode Component to Free Primitives 释放元件Split Plane Vertices 分割的内电层顶点Explode Coordinate to Free Primitives 释放坐标Origin 原点Explode Dimension to Free Primitives 释放尺寸Set 设置Explode Polygon to Free Primitives 释放多边形Reset 复位Convert Selectde Free Pads to Vias 转换自由焊盘到过孔Jump 跳转Convert Selected Vias to Free Pads 转换过孔到自由焊盘Absolute Origin 绝对原点Create Union from Selected Components 将所选的元件连接Current Origin 当前原点Break Component from Union 将元件连接断开New Location…新位置Break All Component Unions 断开所有的连接元件Component…元件Add Selected Primirives to Component 将选择的对象加到元件中Net…网络Teardrops 泪滴焊盘Pad…焊盘Miter Corners 拐角角缝String…字符串Equalize Net Lengths 网络等长Error Marker 错误标记Outline Selected Objects 选择对象外框Selection 选择Find and Set Testpoints 查找和设置测试点Location Marks 位置标记Clear All Testpoints 清除所有测试点Set Location Marks 设置位置标记Preferences…参数选项Hole Size Editor…孔径编辑Export to spread…导出到电子表格Auto Route 自动布线All…全部View 视图Net 网络Fit Document 适合文档Connection 连接Fit Board 适合整板Component 元件Area 区域Area 区域Around Point 以点为中心Setup…设置Selected Objects 选择对象Stop 停止Zoom In 放大Reset 还原Zoom Out 缩小Pause 暂停Zoom Last 按上次比例显示Restart 重新开始Pan 平移Spectra Interface 规格界面Refresh 刷新Wizard…向导Board in 3D 三维显示电路板Setup Export Options…设置导出选项Design Manager 设计管理器Export Design File 导出设计文件Status Bar 状态栏Imp ort Route File…导入设计文件Command Status 命令状态栏Toolsbars 工具栏Help 帮助Main Tools 主工具栏Contents 内容Placement Tools 放置工具栏PCB Topics PCB主题Component Placement 元件放置工具栏Help On 帮助Find Selections 查找选择集工具栏PCB Design Objects PCB设计实体Customize…定制PCB Design Layers PCB设计层Connections 连接Defining a New PCB 定义新的PCBShow Net 显示网络Schematic Syncronization 原理图同步Show Component Nets 显示元件网络PCB Components PCB元件Show All 全部显示Schematic Libraries 原理图库Hide Net 隐藏网络Design Rules 设计规则Hide Component Nets 隐藏元件网络Component Placement 放置元件Hide All 全部隐藏Power Planes 电源层Toggle Units 公/英制转换Manual Routing 手动布线Auto Routing 自动布线Place 放置Interfacing to Spectra Router 从接口到布线规格Arc(Center) 圆心弧Design Verfication 设计验证Arc(Edge) 边缘弧Shortcut Keys 快捷键Arc(Any Angle) 任意角度弧Process Reference 过程参考Full Circle 圆Macros 宏Fill 填充Layer Sets…工作层设置Line 线Color Schemes 调色板String 字符串Reference 参考Pad 焊盘Popups 弹出Via 过孔Snap Grid 捕获网格Interactive Routing 交互式布线Other…其他Component 元件Snap Grid X 捕获X坐标网格Coordinate 坐标Snap Grid Y 捕获Y坐标网格Dimension 尺寸标注Netlist 网络表Polygon Place…多边形覆铜Show Conncetions 显示连接Split Place…分割内层Net 网络Keepout 禁布区On Component 元件Arc(Center) 圆心弧All 全部Arc(Edge) 边缘弧Hide Connections 隐藏连接Arc(Any Angle) 任意角度弧Net 网络Full Circle 圆On Component 元件Fill 填充All 全部Track 走线Options 选项Room 空间Board Options…板选项Board Layers…板层Window 窗口Mechanical Layers…机械层Title 平铺Netlist Manager…网络表管理器Cascade 级联Layer Stack Manager…层叠管理器Tile Horizontally 水平平铺Classes…类Tile Vertically 垂直平铺From-To Editor From-T o编辑器Arrange Icons 排列图标Preferences…参数选择Close All 全部关闭Display 显示Color…颜色Right Mouse Click 鼠标右键Show/Hide…显示/隐藏Interactive Routing 交互布线Defaults…默认Snap Grid 捕获网格Signal Integrity…信号完整性Snap Grid X 捕获X坐标网格Zoom 缩放Snap Grid Y 捕获Y坐标网络Window 窗口Fit Board 适合整板Point 以点为中心View Area 区域S elect…选择Fit Selected 已选择的In 放大Zoom In 放大Out 缩小Zoom Out 缩小Pan 平移Applicable unary Rules…适用的一元规则Redraw 重画Applicable Binary Rules…适用的二元规则Current 当前Rules…规则Last 上一次Violations…冲突Selected 已选择的Classes…类All 全部Options 选项Board 整板Board Options…板选项Board Layers…板层Defaults…默认Mechanical Layers…机械层Signal Integrity…信号完整性Netlist Manager…网络表管理器Properties…参数选择Layer Stack Ma nager…层叠管理器About 关于Classes…类From-To Edit…From-To编辑器Preferences…参数选择Display 显示Colors…颜色Show/Hide 显示/隐藏。
Cadenceallegro菜单使用说明
Cadenceallegro菜单使用说明Cadence Allegro菜单使用说明1. 简介本文档旨在向使用Cadence Allegro软件的用户提供菜单使用说明。
Cadence Allegro是一款常用的电子设计自动化（EDA）软件，有助于进行电路设计和 PCB 布局。
2. 界面概述Cadence Allegro的界面主要由工具栏、菜单栏和主编辑区组成。
菜单栏包含了软件的各种功能和工具，方便用户进行设计和布局操作。
3. 菜单使用Cadence Allegro的菜单栏提供了丰富的功能和工具，方便用户进行电路设计和布局。
以下是一些常用菜单和其功能的介绍：3.1 文件菜单文件菜单可以用于新建、打开和保存设计文件，以及进行打印和导出等操作。
- 新建设计文件: `文件` -> `新建`- 打开设计文件: `文件` -> `打开`- 保存设计文件: `文件` -> `保存`- 打印设计文件: `文件` -> `打印`- 导出设计文件: `文件` -> `导出`3.2 编辑菜单编辑菜单提供了一系列用于编辑和处理设计文件的功能和工具。
- 撤销上一步操作: `编辑` -> `撤销`- 复制选定的元件或图形: `编辑` -> `复制`- 粘贴剪贴板的内容: `编辑` -> `粘贴`- 删除选定的元件或图形: `编辑` -> `删除`- 查找和替换元件或图形: `编辑` -> `查找和替换`3.3 视图菜单视图菜单用于控制设计的可见性和显示方式。
- 放大或缩小设计: `视图` -> `放大` / `视图` -> `缩小`- 移动设计视图: `视图` -> `移动`- 显示或隐藏参考层: `视图` -> `参考层`- 显示或隐藏网络标签: `视图` -> `网络标签`3.4 工具菜单工具菜单提供了一些实用的辅助工具和功能。
- 进行电路仿真: `工具` -> `电路仿真`- 进行电路布局和线路连接: `工具` -> `布局和线路连接`- 进行信号完整性分析: `工具` -> `信号完整性分析`- 进行功率完整性分析: `工具` -> `功率完整性分析`4. 其他说明以上仅是一些常用菜单和功能的介绍，Cadence Allegro软件还提供了许多其他有用的功能和工具，用户可以根据自己的需求进行探索和使用。
Cadence常用器件中英文对照表
Proteus常用器件中英文对照表AND与门ANTENNA天线BATTERY直流电源BELL铃,钟BVC同轴电缆接插件BRIDEG1整流桥(二极管)BRIDEG2整流桥(集成块)BUFFER缓冲器BUZZER蜂鸣器CAP电容CAPACITOR电容CAPACITORPOL有极性电容CAPVAR可调电容CIRCUITBREAKER熔断丝COAX同轴电缆CON插口CRYSTAL晶振DB并行插口DIODE二极管DIODESCHOTTKY稳压二极管DIODEVARACTOR变容二极管DPY_3-SEG3段LEDDPY_7-SEG7段LEDDPY_7-SEG_DP7段LED(带小数点)ELECTRO电解电容FUSE熔断器INDUCTOR电感INDUCTORIRON带铁芯电感INDUCTOR3可调电感JFETNN沟道场效应管JFETPP沟道场效应管LAMP灯泡LAMPNEDN起辉器LED发光二极管METER仪表MICROPHONE麦克风MOSFETMOS管MOTORAC交流电机MOTORSERVO伺服电机NAND与非门NOR或非门NOT非门NPNNPN三极管NPN-PHOTO感光三极管OPAMP运放OR或门PHOTO感光二极管PNP三极管NPNDARNPN三极管PNPDARPNP三极管POT滑线变阻器PELAY-DPDT双刀双掷继电器RES1.2电阻RES3.4可变电阻RESISTORBRIDGE?桥式电阻RESPACK?电阻SCR晶闸管PLUG?插头PLUGACFEMALE三相交流插头SOCKET?插座SOURCECURRENT电流源SOURCEVOLTAGE电压源SPEAKER扬声器SW?开关SW-DPDY?双刀双掷开关SW-SPST?单刀单掷开关SW-PB按钮THERMISTOR电热调节器中英文对照1.电阻固定电阻：RES半导体电阻：RESSEMT电位计；POT变电阻；RVAR可调电阻;res1.....2.电容定值无极性电容；CAP定值有极性电容;CAP半导体电容：CAPSEMI可调电容：CAPVAR3.电感：INDUCTOR4.二极管：DIODE.LIB发光二极管：LED5.三极管:NPN16.结型场效应管：JFET.lib7.MOS场效应管8.MES场效应管9.继电器：PELAY.LIB10.灯泡:LAMP11.运放:OPAMP12.数码管：DPY_7-SEG_DP(MISCELLANEOUSDEVICES.LIB)13.开关;sw_pb原理图常用库文件：MiscellaneousDevices.ddbDallasMicroprocessor.ddbIntelDatabooks.ddb ProtelDOSSchematicLibraries.ddbPCB元件常用库：Advpcb.ddbGeneralIC.ddbMiscellaneous.ddb部分分立元件库元件名称及中英对照AND与门ANTENNA天线BATTERY直流电源BELL铃,钟BVC同轴电缆接插件BRIDEG1整流桥(二极管) BRIDEG2整流桥(集成块) BUFFER缓冲器BUZZER蜂鸣器CAP电容CAPACITOR电容CAPACITORPOL有极性电容CAPVAR可调电容CIRCUITBREAKER熔断丝COAX同轴电缆CON插口CRYSTAL晶体整荡器DB并行插口DIODE二极管DIODESCHOTTKY稳压二极管DIODEVARACTOR变容二极管DPY_3-SEG3段LEDDPY_7-SEG7段LEDDPY_7-SEG_DP7段LED(带小数点) ELECTRO电解电容FUSE熔断器INDUCTOR电感INDUCTORIRON带铁芯电感INDUCTOR3可调电感JFETNN沟道场效应管JFETPP沟道场效应管LAMP灯泡LAMPNEDN起辉器LED发光二极管METER仪表MICROPHONE麦克风MOSFETMOS管MOTORAC交流电机MOTORSERVO伺服电机NAND与非门NOR或非门NOT非门NPNNPN三极管NPN-PHOTO感光三极管OPAMP运放OR或门PHOTO感光二极管PNP三极管NPNDARNPN三极管PNPDARPNP三极管POT滑线变阻器PELAY-DPDT双刀双掷继电器RES1.2电阻RES3.4可变电阻RESISTORBRIDGE?桥式电阻RESPACK?电阻SCR晶闸管PLUG?插头PLUGACFEMALE三相交流插头SOCKET?插座SOURCECURRENT电流源SOURCEVOLTAGE电压源SPEAKER扬声器SW?开关SW-DPDY?双刀双掷开关SW-SPST?单刀单掷开关SW-PB按钮THERMISTOR电热调节器TRANS1变压器TRANS2可调变压器TRIAC?三端双向可控硅TRIODE?三极真空管VARISTOR变阻器ZENER?齐纳二极管DPY_7-SEG_DP数码管SW-PB开关其他元件库ProtelDosSchematic4000Cmos.Lib（40.系列CMOS管集成块元件库）4013D触发器4027JK触发器ProtelDosSchematicAnalogDigital.Lib（模拟数字式集成块元件库）AD系列DAC系列HD系列MC系列ProtelDosSchematicComparator.Lib（比较放大器元件库）ProtelDosShcematicIntel.Lib（INTEL公司生产的80系列CPU集成块元件库）ProtelDosSchematicLinear.lib（线性元件库）例555ProtelDosSchematticMemoryDevices.Lib（内存存储器元件库）ProtelDosSchematicSYnertek.Lib（SY系列集成块元件库）ProtesDosSchematicMotorlla.Lib（摩托罗拉公司生产的元件库）ProtesDosSchematicNEC.lib（NEC公司生产的集成块元件库）ProtesDosSchematicOperationelAmplifers.lib（运算放大器元件库）ProtesDosSchematicTTL.Lib（晶体管集成块元件库74系列）ProtelDosSchematicVoltageRegulator.lib（电压调整集成块元件库）ProtesDosSchematicZilog.Lib（齐格格公司生产的Z80系列CPU集成块元件库）。
Cadence工具简介
可以在create shape pin窗口中选择“sym pin”切换至create symbolic pin窗口。
编辑好端口属性后，在版图编辑窗口中需 要添加端口的位置画一小矩形，之后再单 击一次，即完成一个端口。 这里的metal1(pin)端口图层仅表示连线关 系，不生成掩模板，无所谓规则，只要与 实际版图上的铝线连接即可。
Interpret Dracula output
(1) 建立规则文件(Rule File) (2) 编译规则文件 (3) 运行Dracula程序。 (4) 如果Dracula发现验证的错误，它会产生错误报告和出错的数据库， 包含可以用来消除版图中错误的信息。纠正错误后重新进行验证工作， 继续消除错误直到获得正确的版图。
Cadence的版图验证工具
Cadence软件包含两种验证工具：Diva和Dracula。 1. Diva 是与版图编辑器完全集成的交互式验证工具集,它嵌入在 Cadence的主体框架中，属于在线验证工具，在版图设计 过程中能够随时迅速启动Diva验证。 有速度较快、使用方便的特点。 在运行 Diva前，事先要准备验证的规则文件。 2. Dracula 有运算速度快，功能强大，能验证和提取较大电路的特点， 一般在交付制版之前都用Dracula验证产品来发现设计错 误。但验证过程要复杂一些。
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。 工艺上为了区分P管、N管，分别添加 pselect和nselect两层。
衬底连接与布线： MOS管衬底必须接到相应电位，有源区作 为源漏极也需要引线连接。半导体衬底材 料必须先制作active有源区，才能通过通孔 与金属引线连接。 根据不同工艺，通孔尺寸和间距不同。
Cadence常用器件中英文对照表
Proteu s常用器件中英文对照表常用器件中英文对照表常用器件中英文对照表常用器件中英文对照表 AND与门ANTEN NA 天线BA TTERY直流电源BE LL 铃,钟B VC 同轴电缆接插件BR IDEG1 整流桥(二极管)BR IDEG2 整流桥(集成块)BU FFER缓冲器BUZZ ER 蜂鸣器C AP 电容CA PACIT OR 电容CA PACIT OR PO L 有极性电容CAPVA R 可调电容C IRCUI T BRE AKER熔断丝COAX同轴电缆CO N 插口CRY STAL晶振DB 并行插口DIODE二极管DIO DE SC HOTTK Y 稳压二极管DIOD E VAR ACTOR变容二极管D PY_3-SEG 3段LEDDPY_7-SE G 7段L EDDPY_7-SEG_DP 7段LED(带小数点)ELE CTRO电解电容FUS E 熔断器IN DUCTO R 电感IND UCTOR IRON带铁芯电感I NDUCT OR3 可调电感JFET N N沟道场效应管JF ET PP沟道场效应管LAMP灯泡LAMPNEDN起辉器LED发光二极管ME TER 仪表M ICROP HONE麦克风MOSF ET MO S管MOTOR AC 交流电机MOTO R SER VO 伺服电机NAND与非门NOR或非门NOT非门 NP N NPN三极管NPN-PHOTO感光三极管O PAMP运放OR 或门PH OTO 感光二极管PNP三极管NPN DARNPN三极管P NP DA R PNP三极管POT滑线变阻器PE LAY-D PDT 双刀双掷继电器R ES1.2电阻RES3.4 可变电阻RESIS TOR B RIDGE ? 桥式电阻RESPA CK ?电阻SCR 晶闸管PLUG? 插头PLU G ACFEMAL E 三相交流插头SOCK ET ?插座SOURC E CUR RENT电流源SOUR CE VO LTAGE电压源SPE AKER扬声器SW? 开关SW-DPDY? 双刀双掷开关SW-S PST ?单刀单掷开关SW-PB按钮THER MISTO R 电热调节器中英文对照中英文对照中英文对照中英文对照1.电阻固定电阻：RES半导体电阻：RESSE MT 电位计；P OT变电阻；R VAR 可调电阻;res1.....2.电容定值无极性电容；CAP定值有极性电容;CAP 半导体电容：CAP SEMI可调电容：CAP VAR 3.电感：I NDUCT OR4.二极管：D IODE.LIB 发光二极管：LED5.三极管 :NP N16.结型场效应管：JFE T.lib 7.MOS场效应管8.MES场效应管9.继电器：PELAY. LIB10.灯泡:LAM P11.运放:OP AMP 12.数码管：DPY_7-SEG_DP (MISCE LLANE OUS D EVICE S.LIB) 13.开关;sw_pb原理图常用库文件：Misce llane ous D evice s.ddbD allas Micr oproc essor.ddbInt el Da taboo ks.dd bP rotel DOSSchem aticLibra ries.ddb PCB元件常用库元件常用库元件常用库元件常用库：：：： Adv pcb.d dbGener al IC.ddbMis cella neous.ddb部分分立元件库元件名称及中英对照AN D 与门ANT ENNA天线BATTE RY 直流电源BELL铃,钟BVC同轴电缆接插件BRIDE G 1 整流桥(二极管)BRIDE G 2 整流桥(集成块)BUFFE R 缓冲器BU ZZER蜂鸣器CAP电容CAPAC ITOR电容CAPAC ITORPOL 有极性电容CAP VAR 可调电容CIRC UIT B REAKE R 熔断丝CO AX 同轴电缆 CO N 插口CRY STAL晶体整荡器DB并行插口DI ODE 二极管DIODE SCHO TTKY稳压二极管DI ODE V ARACT OR 变容二极管DPY_3-SEG 3段LE DD PY_7-SEG 7段LEDDPY_7-SE G_DP7段LED(带小数点)E LECTR O 电解电容F USE 熔断器INDUC TOR 电感I NDUCT OR IR ON 带铁芯电感INDU CTOR3可调电感JF ET NN沟道场效应管JFETP P沟道场效应管LAM P 灯泡LAM P NED N 起辉器LE D 发光二极管METER仪表MICR OPHON E 麦克风MO SFETMOS管MOTOR AC 交流电机MOTO R SER VO 伺服电机NAND与非门NOR或非门NOT非门NPN N PN三极管NP N-PHO TO 感光三极管OPAM P 运放OR或门PHOT O 感光二极管PNP 三极管NPN D AR NP N三极管PNP DARPNP三极管P OT 滑线变阻器PELA Y-DPD T 双刀双掷继电器RES1.2 电阻R ES3.4可变电阻RE SISTO R BRI DGE ?桥式电阻RE SPACK ? 电阻SC R 晶闸管PL UG ?插头PLUGAC FE MALE三相交流插头 SOC KET ?插座SOUR CE CU RRENT电流源SOU RCE V OLTAG E 电压源SP EAKER扬声器SW? 开关SW-DPDY? 双刀双掷开关SW-S PST ?单刀单掷开关SW-PB按钮THER MISTO R 电热调节器TRAN S1 变压器T RANS2可调变压器T RIAC? 三端双向可控硅TRI ODE ?三极真空管V ARIST OR 变阻器Z ENER? 齐纳二极管DPY_7-SEG_DP 数码管S W-PB开关其他元件库P rotel DosSchem atic4000Cmos.Lib（40.系列CMOS管集成块元件库） 4013 D 触发器4027 J K 触发器Pr otelDos S chema tic A nalog Digi tal.L ib（模拟数字式集成块元件库）AD系列DAC系列 HD系列 MC系列Pr otelDos S chema tic C ompar ator.Lib（比较放大器元件库）Prot el Do s Shc emati c Int el.Li b（INT EL公司生产的80系列CPU集成块元件库）Prot el Do s Sch emati c Lin ear.l ib（线性元件库）例555P rotel DosSchem attic Memo ry De vices.Lib（内存存储器元件库）Pro tel D os Sc hemat ic SY nerte k.Lib（SY系列集成块元件库）Prote s Dos Sche matic Moto rlla.Lib（摩托罗拉公司生产的元件库）Prote s Dos Sche matic NEC.lib（N EC公司生产的集成块元件库）Pro tes D os Sc hemat ic Op erati onelAmpli fers.lib（运算放大器元件库）Pr otesDos S chema tic T TL.Li b（晶体管集成块元件库 74系列）Prote l Dos Sche matic Volt age R egula tor.l ib（电压调整集成块元件库）P rotes DosSchem aticZilog.Lib（齐格格公司生产的Z80系列CP U 集成块元件库）。
cadence菜单
第一部分Concept HDL第二部分Allegro Concept HDL菜单栏文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1．文件菜单2．编辑菜单3．察看菜单4．器件菜单5．连线菜单6．文本菜单7．模块菜单8．组菜单9．显示菜单10．Pspice菜单11．工具菜单12．窗口菜单13．帮助菜单第二部分Allegro菜单栏文件、编辑、察看、添加、显示、设置、逻辑、布局、布线、分析、制造、工具、帮助1. 文件菜单2. 编辑菜单4．添加菜单5．显示菜单7．逻辑菜单8．布局菜单9．布线菜单10．分析菜单11．制造菜单13．工具菜单14．帮助菜单放弃Protel转到Cadence下做PCB如何将手头的Protel设计移植到Cadence PCB设计软件中的问题。
大致可分为两种：一是设计不很复杂，设计师只想借助Cadence CCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。
对于第一种情况，可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。
对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。
Cadence信噪分析工具的分析对象是Cadence Allegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro。
这里有两点请读者注意。
首先，Allegro第三方网表在$PACKAGE段不允许有“。
”；其次，在Protel中，我们用BasName[0:N]的形式表示总线，用BasName[x]表示总线中的一根信号，Allegro第三方网表中总线中的一根信号的表示形式为Bas NameX,读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。
Cadenceallegro菜单解释
Cadence allegro菜单解释——file已有 320 次阅读2009-8-16 19:17|个人分类:工作|关键词:Cadence allegro file 菜单解释每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。
new新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。
如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。
open打开你所要设计的 PCB文件，或者封装库文件。
recent designs打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。
save保存save as另存为，重命名。
importimport 菜单包含许多项，下面详细解释一下我们经常用到的命令。
logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。
artwork 导入从其他PCB文件导出的.art的文件。
一般很少用词命令。
命令IPF和stream 很少用，略。
DXF 导入结构要素图或者其他DXF的文件。
导入方法如下：点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。
再点edit/view layers弹出对话框，勾选select all，DXF layer filter选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。
Cadence常用器件中英文对照表
Proteus常用器件中英文对照表AND 与门ANTENNA 天线BATTERY 直流电源BELL 铃,钟BVC 同轴电缆接插件BRIDEG 1 整流桥(二极管)BRIDEG 2 整流桥(集成块)BUFFER 缓冲器BUZZER 蜂鸣器CAP 电容CAPACITOR 电容CAPACITOR POL 有极性电容CAPVAR 可调电容CIRCUIT BREAKER 熔断丝COAX 同轴电缆CON 插口CRYSTAL 晶振DB 并行插口DIODE 二极管DIODE SCHOTTKY 稳压二极管DIODE VARACTOR 变容二极管DPY_3-SEG 3段LEDDPY_7-SEG 7段LEDDPY_7-SEG_DP 7段LED(带小数点) ELECTRO 电解电容FUSE 熔断器INDUCTOR 电感INDUCTOR IRON 带铁芯电感INDUCTOR3 可调电感JFET N N沟道场效应管JFET P P沟道场效应管LAMP 灯泡LAMP NEDN 起辉器LED 发光二极管METER 仪表MICROPHONE 麦克风MOSFET MOS管MOTOR AC 交流电机MOTOR SERVO 伺服电机NAND 与非门NOR 或非门NOT 非门NPN NPN三极管NPN-PHOTO 感光三极管OPAMP 运放OR 或门PHOTO 感光二极管PNP 三极管NPN DAR NPN三极管PNP DAR PNP三极管POT 滑线变阻器PELAY-DPDT 双刀双掷继电器RES1.2 电阻RES3.4 可变电阻RESISTOR BRIDGE ? 桥式电阻RESPACK ? 电阻SCR 晶闸管PLUG ? 插头PLUG AC FEMALE 三相交流插头SOCKET ? 插座SOURCE CURRENT 电流源SOURCE VOLTAGE 电压源SPEAKER 扬声器SW ? 开关SW-DPDY ? 双刀双掷开关SW-SPST ? 单刀单掷开关SW-PB 按钮THERMISTOR 电热调节器中英文对照1.电阻固定电阻：RES半导体电阻：RESSEMT电位计；POT变电阻；RVAR可调电阻;res1.....2.电容定值无极性电容；CAP定值有极性电容;CAP半导体电容：CAPSEMI可调电容：CAPVAR3.电感：INDUCTOR4.二极管：DIODE.LIB发光二极管：LED5.三极管 :NPN16.结型场效应管：JFET.lib7.MOS场效应管8.MES场效应管9.继电器：PELAY. LIB10.灯泡:LAMP11.运放:OPAMP12.数码管：DPY_7-SEG_DP (MISCELLANEOUS DEVICES.LIB)13.开关;sw_pb原理图常用库文件：Miscellaneous Devices.ddbDallas Microprocessor.ddbIntel Databooks.ddbProtel DOS Schematic Libraries.ddbPCB元件常用库：Advpcb.ddbGeneral IC.ddbMiscellaneous.ddb部分分立元件库元件名称及中英对照AND 与门ANTENNA 天线BATTERY 直流电源BELL 铃,钟BVC 同轴电缆接插件BRIDEG 1 整流桥(二极管)BRIDEG 2 整流桥(集成块) BUFFER 缓冲器BUZZER 蜂鸣器CAP 电容CAPACITOR 电容CAPACITOR POL 有极性电容CAPVAR 可调电容CIRCUIT BREAKER 熔断丝COAX 同轴电缆CON 插口CRYSTAL 晶体整荡器DB 并行插口DIODE 二极管DIODE SCHOTTKY 稳压二极管DIODE VARACTOR 变容二极管DPY_3-SEG 3段LEDDPY_7-SEG 7段LEDDPY_7-SEG_DP 7段LED(带小数点) ELECTRO 电解电容FUSE 熔断器INDUCTOR 电感INDUCTOR IRON 带铁芯电感INDUCTOR3 可调电感JFET N N沟道场效应管JFET P P沟道场效应管LAMP 灯泡LAMP NEDN 起辉器LED 发光二极管METER 仪表MICROPHONE 麦克风MOSFET MOS管MOTOR AC 交流电机MOTOR SERVO 伺服电机NAND 与非门NOR 或非门NOT 非门NPN NPN三极管NPN-PHOTO 感光三极管OPAMP 运放OR 或门PHOTO 感光二极管PNP 三极管NPN DAR NPN三极管PNP DAR PNP三极管POT 滑线变阻器PELAY-DPDT 双刀双掷继电器RES1.2 电阻RES3.4 可变电阻RESISTOR BRIDGE ? 桥式电阻RESPACK ? 电阻SCR 晶闸管PLUG ? 插头PLUG AC FEMALE 三相交流插头SOCKET ? 插座SOURCE CURRENT 电流源SOURCE VOLTAGE 电压源SPEAKER 扬声器SW ? 开关SW-DPDY ? 双刀双掷开关SW-SPST ? 单刀单掷开关SW-PB 按钮THERMISTOR 电热调节器TRANS1 变压器TRANS2 可调变压器TRIAC ? 三端双向可控硅TRIODE ? 三极真空管VARISTOR 变阻器ZENER ? 齐纳二极管DPY_7-SEG_DP 数码管SW-PB 开关其他元件库Protel Dos Schematic 4000 Cmos .Lib （40.系列CMOS管集成块元件库）4013 D 触发器4027 JK 触发器Protel Dos Schematic Analog Digital.Lib（模拟数字式集成块元件库）AD系列 DAC系列 HD系列 MC系列Protel Dos Schematic Comparator.Lib（比较放大器元件库）Protel Dos Shcematic Intel.Lib（INTEL公司生产的80系列CPU集成块元件库）Protel Dos Schematic Linear.lib（线性元件库）例555Protel Dos Schemattic Memory Devices.Lib（内存存储器元件库）Protel Dos Schematic SYnertek.Lib（SY系列集成块元件库）Protes Dos Schematic Motorlla.Lib（摩托罗拉公司生产的元件库）Protes Dos Schematic NEC.lib（NEC公司生产的集成块元件库）Protes Dos Schematic Operationel Amplifers.lib（运算放大器元件库）Protes Dos Schematic TTL.Lib（晶体管集成块元件库 74系列）Protel Dos Schematic Voltage Regulator.lib（电压调整集成块元件库）Protes Dos Schematic Zilog.Lib（齐格格公司生产的Z80系列CPU集成块元件库）。
cadence中文详细教程
第一章． Cadence cdsSPICE 的使用说明Cadence cdsSPICE 也是众多使用SPICE 内核的电路模拟软件之一。
因此他在使用上会有部分同我们平时所用到的PSPICE 相同。
这里我将侧重讲一下它的一些特殊用法。
§ 1－1 进入Cadence 软件包一．在工作站上使用在命令行中（提示符后，如：ZUEDA22>）键入以下命令icfb&↙(回车键)，其中& 表示后台工作。
Icfb 调出Cadence 软件。
出现的主窗口如图1-1-1所示：图 1-1-1Candence 主窗口 二．在PC 机上使用1）将PC 机的颜色属性改为256色（这一步必须）；2）打开Exceed 软件，一般选用xstart 软件，以下是使用步骤：start method 选择REXEC （TCP-IP ） ,Programm 选择Xwindow 。
Host 选择10.13.71.32 或10.13.71.33。
host type 选择sun 。
并点击后面的按钮，在弹出菜单中选择command tool 。
确认选择完毕后，点击run ！3）在提示符ZDASIC22> 下键入:setenv DISPLAY 本机ip:0.0(回车)4）在命令行中（提示符后，如：ZUEDA22>）键入以下命令icfb&↙(回车键)即进入cadence 中。
出现的主窗口如图1-1-1所示。
以上是使用xstart 登陆cadance 的方法。
在使用其他软件登陆cadance 时，可能在登录前要修改文件.cshrc ，方法如下：在提示符下输入如下命令：vi .cshrc ↙ （进入全屏幕编辑程序vi ）将光标移至setevn DISPLAY ZDASIC22:0.0 处，将“ZDASIC22”改为PC 机的IP ，其它不变（重新回到服务器上运行时，还需按原样改回）。
改完后存盘退出。
然后输入如下命令： source .cshrc ↙ （重新载入该文件）以下介绍一下全屏幕编辑程序vi 的一些使用方法：vi 使用了两种状态，一是指令态（Command Mode ），另一是插入态（Insert Mode ）。
cadence菜单中英文对照
第一部分Concept HDL 第二部分 Allegro菜单栏文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1．文件菜单原菜单新建打开关闭保存另存为保存所有保存层转换恢复移动编辑页和符号编辑层返回改变组件察看搜索栈物理输出物理输入 IFF输入打印设置打印预览打印输出中文菜单下一层菜单见下表同上设置启动的工具进行封装并输出从Allegro导入导入IFF文件可输出原理图说明退出注：若菜单中的说明项为空，则表示不不需要说明或说明项与中文菜单相似。
以下相同。
下一页前一页转向2．编辑菜单撤销重做加入新页下一层上一层移动复制复制所有重复复制排列删除颜色分割镜像翻转旋转模块顺序画弧画圆3．察看菜单放大矩形范围放大到满屏放大缩小按比例放大上移下移左移右移预览网格设定状态条错误信息条控制窗口数据栏工具栏4．器件菜单添加器件替换器件改变版本修改部分交换针脚删除可改变器件符号的显示类型可设置器件在封装中的位置5．连线菜单连线连线添加信号名添加总线名连结总线设定总线参数画点连线加粗连线减细6．文本菜单特性设置习惯设置器件赋值理性文本设置端点的名称添加注释打开文本文档设置字体大小放大缩小交换重新连结显示名称显示值两样都显示7．模块菜单添加重命名扩展连线连线添加针脚重命名针删除针脚移动针脚不可见特性显示可对电阻电容等进行赋值下一层菜单如下设置连线的图案需要从一点画到另一点点击两点自动连线输入针脚输出针脚8．组菜单创建组设定当前组显示组的内容移动复制复制全部设置复制个数设置文字大小改变注释删除设定颜色激活器件特性显示矩形框内创建为一组多边形框内创建为一组用表达式创建下一个在组中去除一个器件替换改变显示版本删除显示名称显示值两样都显示9．显示菜单激活去激活联系颜色器件信息连结显示信号名和文本与器件的连结关系不可见修改在组中添加一个器件下一层菜单在下表双向针脚显示点的坐标显示目录显示距离显示历史信息设置快捷键显示修改信息显示线网信息显示端点针脚针脚名显示特性返回显示字体尺寸10．Pspice菜单创建仿真文件编辑仿真文件删除仿真文件检查生成网表查看网表运行查看结果编辑模型编辑激励仿真多重文件11．工具菜单扩展设计取消扩展当前编辑全局查找全局导航限制管理器检查显示错误显示错误及告警信息运行script文件反标仿真模拟数据点击一点点击两点，在下方状态栏显示点击线网显示所有的针脚显示点击的器件的针脚名显示所有器件的针脚信息在下方状态栏显示查找某一个器件可查出某个器件属于哪个库进行错误检查将封装后的信息标注在原理图层次编辑生成符号图封装应用程序设计差别比较设计联系习惯设置选项可用于层次设计下一层菜单如下表可将原理图的修改更新到板子可编辑设计环境、快捷键等可设置栅格尺寸等材料清单电气规则检查生成网表报告12．窗口菜单新开一个窗口刷新层叠平铺排列图标当前激活的窗口13．帮助菜单帮助主题新增功能主要帮助常见问题及解决方法产品说明 Cadence文件关于Concept-HDL可链接到Cadence公司网站显示版本信息将多个窗口层叠摆放将多个窗口平铺展开第二部分 Allegro菜单栏文件、编辑、察看、添加、显示、设置、逻辑、布局、布线、分析、制造、工具、帮助1. 文件菜单新建打开保存另存为导入导出查看日志打开日志打印设置打印改变编辑器生成说明文件退出2. 编辑菜单移动复制镜像旋转修改删除生成图形删除未连结的图形分割平面倒角删除倒角文本分组特性设定3．查看菜单放大矩形范围修改器件边角放大至满屏放大缩小放大整个范围以一点为中心放大保存镜像文件镜像文件恢复刷新4．添加菜单线弧形 3点弧形圆四边形填充的四边形文本实心填充不填充5．显示菜单颜色设置显示颜色面板元件信息测量寄生参数特性设置激活去激活显示飞线6．设置菜单画图尺寸画图选择文字大小网格设置不显示飞线交叉线网填充图形习惯设置子目录层结构过孔设置限制设置电气规则设定特性定义线网定义7．逻辑菜单线网逻辑线网方案设置差分对标识直流线网设置RefDes 自动命名RefDes 改变器件终端设定重命名重命名整个设计重命名一个区域内元件重命名窗口内元件8．布局菜单手工布局快速放置在CCT中布局自动布局交互式布局交换自动交换调整重命名列表中的元件更新符号临时使用SPECCTRAQuest交换针脚交换功能交换元件可视布局参数设定布局布顶层元件布底层元件布设计中的元件布指定区域的元件布窗口中的元件布列表中的元件参数设定交换设计内容交换指定区域交换窗口内容交换列表内容参数设定调整整个设计调整指定区域调整窗口中内容调整列表内容器件9．布线菜单连线倒角光滑边角在CCT中布线优化运行布线检查选择式布线自动布线交互编辑测试准备符号参数设定优化设计优化指定区域优化窗口优化激活内容自动设置生成测试点删除测试点交换测试点测试记录优化列表内容10．分析菜单审查报告执行报告11．制造菜单图样设置影像文件设定文件输出钻孔参数设定设置标识制造检查设置测试内容丝印层设置钻孔参数钻孔图例钻孔记录文件输出生成组装图生成材料清单参数设置设置字体类型测直线距离测角度生成详细说明生成报告13．工具菜单创建模块焊盘编辑焊盘去除连结报告技术文件比较可进行有关焊盘的操作。
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第一部分Concept HDL第二部分Allegro
菜单栏
文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1．文件菜单
原菜单中文菜单说明
新建
打开
关闭
保存
另存为
保存所有
保存层
转换
恢复
移动
编辑页和符号下一层菜单见下表
编辑层同上
返回
改变组件设置启动的工具
察看搜索栈
物理输出进行封装并输出
物理输入从Allegro导入
IFF输入导入IFF文件
打印设置
打印预览
打印输出可输出原理图
退出
注：若菜单中的说明项为空，则表示不不需要说明或说明项与中文菜单相似。
以下相
下一页
前一页
转向
加入新页
下一层
上一层
撤销
重做
移动
复制
复制所有
重复复制
排列
删除
颜色
分割
镜像
翻转
旋转
模块顺序
画弧
画圆
3．察看菜单
放大矩形范围
放大到满屏
放大
缩小
按比例放大
上移
下移
左移
右移
预览
网格设定
状态条
错误信息条
控制窗口
数据栏
工具栏
添加器件
替换器件
改变版本可改变器件符号的显示类
型
修改
部分可设置器件在封装中的位
置
交换针脚
删除
5．连线菜单
连线需要从一点画到另一点
连线点击两点自动连线
添加信号名
添加总线名
连结总线
设定总线参数
画点
连线加粗
连线减细
设置连线的图案
6．文本菜单
特性设置
习惯设置
器件赋值可对电阻电容等进行赋值
理性文本
设置端点的名称
添加注释
打开文本文档
设置字体大小
放大
缩小
交换
重新连结
特性显示下一层菜单如下
显示名称
显示值
两样都显示
不可见
7．模块菜单
添加
重命名
扩展
连线
连线
添加针脚
重命名针
删除针脚
移动针脚
输入针脚
输出针脚
双向针脚
8．组菜单
创建组下一层菜单在下表
设定当前组
显示组的内容
移动
复制
复制全部
设置复制个数
设置文字大小
改变注释
删除
设定颜色
激活
器件
特性显示
矩形框内创建为一组
多边形框内创建为一组
用表达式创建
下一个
在组中去除一个器件
在组中添加一个器件
替换
改变显示版本
删除
修改
显示名称
显示值
两样都显示
不可见
9．显示菜单
激活
去激活
联系显示信号名和文本与器件的连结关系
颜色
器件信息
连结
显示点的坐标点击一点
显示目录
显示距离点击两点，在下方状态栏显示
显示历史信息
设置快捷键
显示修改信息
显示线网信息点击线网
显示端点
针脚显示所有的针脚
针脚名显示点击的器件的针脚名
显示特性显示所有器件的针脚信息
返回
显示字体尺寸在下方状态栏显示
10．Pspice菜单
创建仿真文件
编辑仿真文件
删除仿真文件
检查
生成网表
查看网表
运行
查看结果
编辑模型
编辑激励
仿真多重文件
模拟数据
11．工具菜单
扩展设计
取消扩展
当前编辑
全局查找查找某一个器件
全局导航可查出某个器件属于哪个库
限制管理器
检查进行错误检查
显示错误
显示错误及告警信息
运行script文件
反标将封装后的信息标注在原理
图
仿真
层次编辑
生成符号图可用于层次设计
封装应用程序下一层菜单如下表
设计差别比较可将原理图的修改更新到板
子
设计联系
习惯设置可编辑设计环境、快捷键等
选项可设置栅格尺寸等
材料清单
电气规则检查
生成网表报告
12．窗口菜单
新开一个窗口
刷新
层叠将多个窗口层叠摆放
平铺将多个窗口平铺展开
排列图标
当前激活的窗口
13．帮助菜单
帮助主题
新增功能
主要帮助
常见问题及解决方法
产品说明
Cadence文件可链接到Cadence公司网
站
关于Concept-HDL 显示版本信息
第二部分Allegro
菜单栏
文件、编辑、察看、添加、显示、设置、逻辑、布局、布线、分析、制造、工具、帮助1. 文件菜单
新建
打开
保存
另存为
导入
导出
查看日志
打开日志
打印设置
打印
改变编辑器
生成说明文件
退出
2. 编辑菜单
移动
复制
镜像
旋转
修改
删除
生成图形
删除未连结的图形
分割平面
倒角修改器件边角
删除倒角
文本
分组
特性设定
放大矩形范围
放大至满屏
放大
缩小
放大整个范围
以一点为中心放大
保存镜像文件
镜像文件恢复
刷新
习惯设置
4．添加菜单
线
弧形
3点弧形
圆
四边形
填充的四边形
文本
图形
实心填充
不填充
交叉线网填充5．显示菜单
颜色设置
显示颜色面板
元件信息
测量
寄生参数
特性设置
激活
去激活
显示飞线
不显示飞线
画图尺寸
画图选择
文字大小
网格设置
子目录
层结构
过孔设置
限制设置
电气规则设定
特性定义
线网定义
区域内可放置封装
区域内不可放置封装
封装高度
区域内可布线
区域设定
区域内不可布线
区域内不可设置过孔
区域内不可设置探针
区域内不可优化布线
影像输出外框
7．逻辑菜单
线网逻辑
线网方案
设置差分对
标识直流线网
设置RefDes
自动命名RefDes
改变器件
终端设定
重命名
重命名整个设计
重命名一个区域内元件
重命名窗口内元件
重命名列表中的元件
手工布局
快速放置
在CCT中布局
自动布局
交互式布局
交换
自动交换
调整
更新符号
临时使用SPECCTRAQuest
交换针脚
交换功能
交换元件
可视布局
参数设定布局
布顶层元件
布底层元件
布设计中的元件
布指定区域的元件
布窗口中的元件
布列表中的元件
参数设定
交换设计内容
交换指定区域
交换窗口内容
交换列表内容
参数设定
调整整个设计
调整指定区域
调整窗口中内容
调整列表内容
器件
符号
连线
倒角
光滑边角
在CCT中布线
优化
测试准备
运行布线检查
选择式布线
自动布线
交互编辑
参数设定
优化设计
优化指定区域
优化窗口
优化激活内容
优化列表内容
自动设置
生成测试点
删除测试点
交换测试点
测试记录
初始化
选择库 选择模型 去除模型 参数设定 审查 检测
串扰设置
初始化 自动设置
手工设置 规则选择 规则审查 规则执行 运行结果 审查报告
执行报告
11．制造菜单
图样设置 影像文件设定 文件输出 钻孔参数设定 设置标识 制造检查 设置测试内容 丝印层设置
生成报告
钻孔参数 钻孔图例 钻孔记录
文件输出 生成组装图 生成材料清单
信号完整性、电磁干扰仿真
电磁干扰规则
参数设置
设置字体类型
测直线距离
测角度
生成详细说明
13．工具菜单
创建模块
焊盘编辑可进行有关焊盘的操作
焊盘
去除连结
报告
技术文件比较
设置向导
数据库检查
更新DRC DRC为设计规则检查
修改设计焊盘
修改焊盘库
替换焊盘
组编辑
刷新
修改边界
恢复
恢复所有
14．帮助菜单
帮助内容
设计流程
产品说明。