富士通推出顶尖定制化SoC创新设计方法

富士通推出顶尖定制化SoC创新设计方法
2014 年1 月15 日– 富士通半导体(上海)有限公司宣布，成功开发了专为先进的28 nm SoC 器件量身打造的全新设计方法，不仅能实现更高的电路密度，同时也可有效缩短开发时间。

采用全新设计方法能够将电路的密
度提高33%，并可将最终的线路布局时间缩短至一个月。

这种设计方法将整合至富士通半导体的各种全新定制化SoC 设计方案中，协助客户开发RTL- Handoff SoC 器件。

富士通半导体预计自2014 年2 月起将开始接受采用这种全新设计方法的SoC 订单。

采用28 nm 等顶尖制程工艺的SoC 器件需要有越来越多的功能与效能，进而要在芯片中布建越来越多的电路。

未来SoC 的设计将日趋复杂，开发时间也将会因此较以往增加，同时如何有效解决功耗问题也成为设计者的更大挑战。

为应对日趋复杂的SoC 设计，富士通半导体所开发出的创新设计方法能实现更高的电路密度、更短的开发时程和降低功耗，并整合至富士通半导体的
各种全新定制化SoC 设计方案中，协助客户开发RTL-Handoff SoC 组件。

较传统的设计流程，设计者可采用富士通半导体的全新设计方法在相同大小的芯片
中增加33%电路，而且可将最终的线路布局时间缩短至一个月。

全新设计方法将White Space 有效最小化
全新的独家设计流程可估算出较容易布线的平面图，并根据布线路径与
时序收敛为内部数据总线进行优化。

这些设计步骤可将无法建置晶体管的
White Space 数量降到最少，因而可让芯片容纳更多电路。

透过专利技术协调逻辑与物理架构
此专利技术无须更动任何逻辑设计，即可自动针对物理布线进行网表数。