西北工业大学数电实验报告一Quartus和 Multisim
北理工数电仿真实验 (2)
本科实验报告实验名称: 一、QuartusII9、1 软件的使用二、模十状态机与 7 段译码器显示三、数字钟的设计与仿真课程名称:数电仿真实验实验时间:任课教师:实验地点:实验教师:√原理验证实验类型:□ 综合设计学生姓名:□ 自主创新学号/班级:组号:学院:同组搭档:专业:成绩:实验一 QuartusII9、1软件的使用一、实验目的:一、通过实现书上的例子,掌握QUARTUSII9、1软件的使用;二、编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计以及QUARTUSII9、1软件的使用。
二、实验步骤:1、程序;module ex4(input clk, load, en,input [3:0] qin,output reg [7:0] seg);reg [3:0] qout;always @ (posedge clk or posedge load) beginif (load)qout <= qin;elseif ( en )if (qout == 4'b1001)qout <= 4'b0000;elseqout <= qout +1 ;elseqout <= qout ;endalways @ (qout) begincase (qout)0:seg <= 7'b1000000;1:seg <= 7'b1111001;2:seg <= 7'b0100100;3:seg <= 7'b0110000;4:seg <= 7'b0011001;5:seg <= 7'b0010010;6:seg <= 7'b0000010;7:seg <= 7'b1111000;8:seg <= 7'b0000000;9:seg <= 7'b0010000;default:seg <= 7'b0001000;endcaseendendmodule2、功能图3、操作步骤(1)、建立 Verilog HDL 文件先建立一个工作目录文件,创建一个新项目并对项目命名:对参数设置点击Finish完成创建:(2)、新建文件:点击 File—>New,弹出对话框后选择 Verilog HDL File,然后进行编写代码。
西北工业大学模拟电子技术基础实验报告材料
模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。
(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。
(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。
(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。
(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。
(6)测量放大电路的频率特性。
2.实验内容(1)电路仿真1.1 静态工作点选择根据XSC1的显示，按如下方法进行操作：当滑动变阻器R7设置为11%时，有最大不失真电压。
1.2 静态工作点测量将交流电源置零，用万用表测量静态工作点。
1.3 电压放大倍数测量加入1kHz，100mV正弦波信号。
测量R L= ∞时输入输出电压有效值大小。
测量L R= 2kΩ时输入输出电压有效值大小。
1.4输入输出电阻测量输入电阻测量。
根据可计算得到输入电阻。
输出电阻测量。
根据可得到输出电阻。
1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。
(2)L R会影响输出电阻、放大倍数。
二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。
(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。
(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。
(4)进一步熟悉仿真软件的使用。
2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。
当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。
积分、微分、对数等模拟运算电路。
在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：开环电压增益∞=u A运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。
西工大数电实验报告
计数器及其应用班级：10031101班 学号：2011302645 姓名： 王康同组成员：肖辉（2011302647）一、 实验目的1. 熟悉常用中规模计数器的逻辑功能。
2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。
3. 运用集成计数器构成1/N 分频器。
二、 实验设备数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90三、 实验原理计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。
实验中用到异步清零二-五-十进制异步计数器74LS90。
74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端)1(0R 、)2(0R 和置“9”端)1(9S 、)2(9S 。
其中)1(0R 、)2(0R 为两个异步清零端，)1(9S 、)2(9S 为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD码）。
西北工业大学数电实验报告1
实验1 TTL集成逻辑门参数测试学号：姓名：日期：组号：一、实验目的：（1）加深了解TTL逻辑门的参数意义。
（2）掌握TTL逻辑门电路的主要参数及测量方法。
（3）认识各种电路及掌握空闲端处理方法。
二、实验设备：数字电路实验箱，数字双踪示波器，函数信号发生器，数字万用表，74LS00，电位器，电阻。
三、实验原理：门电路是数字逻辑电路的基本组成单元，目前使用最普遍的双极型数字集成电路是TTL 逻辑门电路。
TTL集成电路的使用规则：（1）插集成块时，要认清定位标记，不得插反。
（2）使用电源电压范围为+4.5V~+5.5V。
实验中要求使用Vcc=+5V。
电源极性不允许接错。
（3）空闲输入端处理方法。
悬空，相当于正逻辑“1”，一般小规模集成电路的数据输入端允许悬空处理。
但易受外界干扰，导致电路逻辑功能不正常。
因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。
（4）输入端通过电阻接地，电阻值的大小将直接影响电路所处状态。
（5）输出端不允许并联使用（三态门和OC门除外），否则不仅会使电路逻辑功能混乱，并会导致器件损坏。
（6）输出端不允许直接接电源Vcc，不允许直接接地，否则会损坏器件。
四、实验内容：1、TTL信号的产生2、与非门的测试3、用74LS00实现逻辑函数：F=ABF=A+BF=A○+B五、实验结果：F=AB=AB∙1A∙∙B∙1F=A+B=1∙∙B∙ABF=A○+B=A AB。
数电quartus实验报告
可编程逻辑器件FPGA实验一组合逻辑电路设计1、掌握中规模数字集成器件的逻辑功能及使用方法2、熟悉组合逻辑电路的设计方法3、了解数字可编程器件的应用设计4、学会QUARTUS软件的基本使用方法二．实验器材1、软件：QUARTUSII2、硬件：DE-2实验板，PC机三．实验原理利用74283芯片进行加减法运算，（M控制加减法，结果为负数时CO和M的异或输出为1，接二极管亮）并再利用另外一个74283芯片将运算得到的补码输出转换为原码。
接着利用7485数据比较器进行数据比较（与9比较），当输出小于9时，利用7485 的AGBO的输出为低电平控制十位输出为0，并控制个位输出为原码输出减0的结果；当输出大于9时AGBO输出为高电平，其可控制十位输出为1，个位输出为原码输出减10的结果。
最后十位输出和个位均接7447进行显示。
四．实验内容1、设计一个两组四位二进制数的加减运算显示电路。
要求：一个控制加减运算的功能按键；两数相加的绝对值不大于15；用两个七段数码管显示算术运算结果（0～15）；当运算结果为负数时，红色发光二极管亮。
在QUARTUSII中进行：（1）电路设计（2）功能仿真（3）时序仿真2、下载DE-2板验证设计结果。
五．实验总结1、实验故障及解决方法①电脑无法连接DE-2板可能是数据线的问题。
②DE-2板无法使用更换DE-2板。
③输出结果不对仔细检查并修改电路设计，必要时寻求同学或老师的帮助。
2、实验体会完成实验的重点是理解实验内容要求，并通过对quartus ii 的学习，根据自己思路自行设计或者和同学共同设计电路原理图。
六．思考题1、当运算结果大于15时，显示译码电路如何设计？可以将运算结果输出用7485与15比较，把AGBO输出加非门后再与VCC与门输入两个数码管的BIN端。
当结果大于15时，两个数码管全灭，结果小于等于15时，不受影响。
2、如何实现两个一位十进制数的加减运算电路？讲十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
北邮数电实验报告
北京邮电大学实验报告实验名称： 数电电路与逻辑设计实验学院：信息与通信工程学院班 级： 姓 名： 学 号： 班内序号：日期：一． 实验一：QuartusII 原理图输入法设计1. 实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。
(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=A B C +A B C +AB C +A B C 。
2.实验原理图及波形图（1）半加器（2）全加器（3）74LS383.仿真波形图分析(1)半加器：输入为a，b，输出S，CO（进位）。
当ab都为0时，半加和s=0，进位端co=0。
当ab都为1时，半加和s=0，进位端co=1。
当a=1,b=0或a=0,b=1时，半加和s=1，进位端co=0。
(2)全加器：输入a，b，输出S，CO（进位），ci（低进位）。
当a=0，b=0,ci=0,输出s=0，co=0。
当a=0，b=1或a=1，b=0又ci=0,输出s=1，co=0。
当a=0，b=0,ci=1,输出s=1，co=0。
(3)74LS138输入A,B,C,输出为3。
四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。
二．实验二：用VHDL设计与实现组合逻辑电路1.实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
(2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。
西北工业大学_数字电子技术基础_实验报告_实验3
数字电子技术基础第三次实验报告、描述Quartusll 软件基本使用步骤① 编写Verilog 代码，用文本编辑器正确编写源文件，并经modelsim 仿真确认该电路设计正确。
② 打开Quartusll 软件，新建工程New project （注意工程名和设计文件的module 名保持一致），选择和开发板一致的 FPGA 器件型号。
■■pww n④编译，Start Compilation ,编译源文件（如有错误修改后，重新编译）。
I —f 1 UuM-JI 工 HfiaMi■sm •MITmHL 1 】it A**5KiiatiT^u^ri ：i&1 u■审3T1H・”峠if-Ik r irM "小"=③添加文件，点击file->open,之后选择要添加的文件，并勾选 Add file to currentproject.■ 5r-w in¥ 口X.I M■tWIR fetawej. MtamM* E«Maa4inrv*nn♦ 1 Tl n .■EGvi I IPHIWIVE RHF 4- xsfflECA-ihaW MniWmUAf⑤查看电路结构，使用 Tool->RTL viewer 工具查看电路图结构，是否和预期设计一致。
rp M. Oi* >1 JiMiMdaOML <j| Al-O*ih| La ■D/»i -ii !Hbi.urmpM-羽r 嘴U 电Of■ >lir¥i-*U ■屮剑 f*lM W"M*h 1 $TW<tEQuartus Primer*rfw 杠 w* ■ « ■■! I Q » i 恆G|4OV ：I4J ■忙ffl草* F■*■1.设计一款时钟上升沿触发的 D 寄存器TilbfilUL.X.■I：(■■i!|*ij JHft* I i ■i E. duqa.，卜r|il.A, -K^'M la^34r vf (r«i H >«ra w wl as-Kif i*d mich Wp CMIM* e faharwl HKhinu. 3.' thd d&a ip*H¥l: MW mRM_LEL HDCTE^DIS' *ih tnvr 05T tc- r vtw. llivl 4 nt* 111 Hi >4 -Mji lltf ¥111 4 igf IhB 4■Z.7UZ - unri J ■»I fi i■- w rnr I U I FIV J mtnt- , ■ w ^aanr* fi Ir ■KdP-ir'iiH/prnrlM*!1I, *.题目代码以及波形分析a）编写模块源码module flipflop(D,Clock,Q);in put D,Clock;output reg Q;always@(posedge Clock) Q=D;en dmoduleb) 测试模块'timescale 1n s/1psmodule tb_flipflop;reg Clock_test;reg D_test;wire Q_test; in itial Clock_test=0;always #20 Clock_test=~Clock_test; in itial D_test=0;always #77 D_test=~D_test;flipflop UUT_flipflop(.CIock(Clock_test),.D(D_test),.Q(Q_test)); en dmodulec) 仿真后的波形截图 input D0,D1,Sel,Clock;output reg Q;d) 综合后的RTL 图形2. 设计一款4bBit 具有并行加载功能的移位寄存器编写模块源码a) 编写模块源码module muxdff(D0,D1,Sel,Clock,Q);每当时钟上升沿到来时，触发器把 D 的信号传给Q1 -MlB ! L IVh ：> 柏"甲^革曲神甲 翹甘I 『■申 £^4HtfTAiw i||jI ** E - - M ■ < J ■： < '«Ihl^fcp ：- *□-refDwire D;assign D=Sel?D1:D0;always@(posedge Clock)Q<=D;endmodulemodule shift4(R,L,w,Clock,Q);input [3:0]R;input L,w,Clock;output wire [3:0]Q;muxdff Stage3(w,R[3],L,Clock,Q[3]);muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmodule b) 测试模块'timescale 1n s/1psmodule tb_shift4;reg Clock_test;reg L_test;reg w_test;reg [3:0]R_test;wire [3:0]Q_test;initialClock_test=0;always #10 Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always #14 L_test=~L_test; endinitialw_test=0;always #13 w_test=~w_test;initialR_test=4'b1010;shift4 UUT_shift4(.CIock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test)); en dmoduleL 为0时并行加载，数组 R 为加载时的输入。
quartus实验报告
quartus实验报告Quartus实验报告引言：在现代电子领域中，数字电路设计是一个至关重要的环节。
为了更好地理解和掌握数字电路的设计和实现，本文将介绍使用Quartus软件进行数字电路实验的过程和结果。
一、实验目的数字电路设计是一门复杂而精密的学科，它涉及到逻辑门、时序电路等多个方面。
本实验的目的是通过使用Quartus软件，深入了解数字电路设计的基本原理和方法，并通过实际操作，掌握数字电路设计的过程和技巧。
二、实验过程1. Quartus软件介绍Quartus是一款由Intel公司开发的数字电路设计软件。
它提供了丰富的工具和功能，可以帮助工程师们设计和验证数字电路。
在本实验中，我们将使用Quartus进行数字电路的设计和仿真。
2. 实验准备在进行实验之前，我们需要准备一些必要的材料和工具。
首先，我们需要一台计算机，并在上面安装Quartus软件。
其次，我们需要一些基本的电子元件，如逻辑门、触发器等。
最后，我们还需要一些实验电路板和连接线。
3. 实验设计在实验设计阶段，我们需要根据实验要求，选择合适的数字电路，并进行设计。
在Quartus软件中，我们可以使用图形化界面进行电路设计，也可以使用硬件描述语言进行设计。
根据实验要求，我们选择了使用硬件描述语言进行设计。
4. 电路仿真在完成电路设计之后，我们需要对电路进行仿真，以验证其正确性和可行性。
在Quartus软件中，我们可以使用ModelSim仿真工具进行电路仿真。
通过仿真，我们可以观察电路的工作状态和输出结果，以判断电路设计是否满足要求。
5. 电路实现在经过仿真验证后，我们可以将电路实现到实验电路板上。
通过连接线将电路板与计算机连接起来，然后将设计好的电路下载到电路板中。
在实验过程中，我们需要注意电路的连接和布线，以确保电路能够正常工作。
三、实验结果通过使用Quartus软件进行实验，我们成功设计和实现了多个数字电路。
在仿真过程中，我们观察到电路的工作状态和输出结果与预期一致，证明了电路设计的正确性和可行性。
西工大模电实验报告
模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法，观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示：1.静态工作点的调整和测量（1）输入端加入1KHz、幅度为50mV的正弦波，如图所示。
当按照上述要求搭接好电路后，用示波器观察输出。
静态工作点具体调整步骤如下：根据示波器上观察到的现象，做出不同的调整动作，反复进行，使示波器所显示的输出波形达到最大不失真。
（2）撤掉信号发生器，使输入信号电压0V ，用万用表测量三极管i的三个极分别对地的电压，,,,,E B C CEQ CQ V V V V I ，根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表，并与估算值进行比较。
2.电压放大倍数的测量（1）输入信号为1kHz 、幅度为50mV 的正弦信号，输出端开路时，示波器分别测出i V ，o V 的大小，然后算出电压放大倍数。
数据如下：i V =-70.708mV o V =1.227VA1=iOV V =-17.353 （2）输出端接入2k 的负载电阻Rl,保持输出电压i V 不变，测出此时的输出电压o V ，并算出此时的电压放大倍数，分析负载对放大电路的影响。
数据如下：i V =-70.708mV o V =614.893mVAv=iOV V =-8.696 （3） 用示波器双踪观察o V 和i V 的波形，比较相位关系。
相位互差180度3、输入电阻和输出电阻的测量（1）用示波器分别测出电阻两端的电压S V 和i V ，便可算出放大电路的输入电阻i R 的大小，如图所示:图——负载开路时的电路图——接入负载时的电路（2）根据测得的负载开路时的输出电压'O V ，和接入2K Ω负载时的输出电压O V ，便可算出放大电路的输出电阻O R 。
西工大模电实验报告
模拟电子技术基础实验报告目录实验一单极共射放大电路实验二集成运算放大器的线性应用实验三多级负反馈放大电路实验四RC正弦波振荡器实验五方波发生器实验六有源滤波器综合设计实验用运算放大器组成万用表的设计实验一单极共射放大电路一、实验目的1、掌握用MultiSim仿真软件分析单级放大器主要性能指标的方法。
2、掌握晶体管放大器静态工作点的调试和调整方法，观察静态工作点对放大器输出波形的影响。
3、测量放大器的放大倍数、输入电阻和输出电阻。
4、掌握用MultiSim仿真软件分析单级放大器的频率特性的方法。
5、测量放大器的幅频特性。
二、实验原理及结果如图所示：1.静态工作点的调整和测量（1）输入端加入1KHz、幅度为50mV的正弦波，如图所示。
当按照上述要求搭接好电路后，用示波器观察输出。
静态工作点具体调整步骤如下：根据示波器上观察到的现象，做出不同的调整动作，反复进行，使示波器所显示的输出波形达到最大不失真。
（2）撤掉信号发生器，使输入信号电压0V ，用万用表测量三极管i的三个极分别对地的电压，,,,,E B C CEQ CQ V V V V I ，根据EQ EQ EV I R =算出CQ EQ I I =.将测量值记录于下表，并与估算值进行比较。
2.电压放大倍数的测量（1）输入信号为1kHz 、幅度为50mV 的正弦信号，输出端开路时，示波器分别测出i V ，o V 的大小，然后算出电压放大倍数。
数据如下：i V =-70.708mV o V =1.227VA1=iOV V =-17.353 （2）输出端接入2k 的负载电阻Rl,保持输出电压i V 不变，测出此时的输出电压o V ，并算出此时的电压放大倍数，分析负载对放大电路的影响。
数据如下：i V =-70.708mV o V =614.893mVAv=iOV V =-8.696 （3） 用示波器双踪观察o V 和i V 的波形，比较相位关系。
相位互差180度3、输入电阻和输出电阻的测量（1）用示波器分别测出电阻两端的电压S V 和i V ，便可算出放大电路的输入电阻i R 的大小，如图所示:图——负载开路时的电路图——接入负载时的电路（2）根据测得的负载开路时的输出电压'O V ，和接入2K Ω负载时的输出电压O V ，便可算出放大电路的输出电阻O R 。
西北工业大学模拟电子技术基础实验报告
模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。
(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。
(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。
(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。
(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。
(6)测量放大电路的频率特性。
2.实验内容(1)电路仿真1.1 静态工作点选择①根据XSC1的显示，按如下方法进行操作：②当滑动变阻器R7设置为11%时，有最大不失真电压。
1.2 静态工作点测量①将交流电源置零，用万用表测量静态工作点。
1.3 电压放大倍数测量①加入1kHz，100mV正弦波信号。
测量R L= ∞时输入输出电压有效值大小。
②测量LR= 2kΩ时输入输出电压有效值大小。
1.4输入输出电阻测量①输入电阻测量。
根据可计算得到输入电阻。
②输出电阻测量。
根据可得到输出电阻。
1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。
(2)L R会影响输出电阻、放大倍数。
二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。
(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。
(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。
(4)进一步熟悉仿真软件的使用。
2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。
当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。
积分、微分、对数等模拟运算电路。
在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：①开环电压增益∞=u A②运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。
西北工业大学_数字电子技术基础_实验报告_实验4
数字电子技术基础第四次实验报告一、描述QuartusII软件基本使用步骤1.用文本编辑器正确编写源文件(本例run.v),并经modelsim仿真确认该电路设计正确.2..打开QuartusII软件，新建工程New project (注意工程名和设计文件的module名保持一致)，选择和开发板一致的FPGA器件型号。
(本课程为Cyclone IV E系列EP4CE115F29C7)3.添加文件，点击file->open,之后选择要添加的文件，并勾选Add file to current project.4.编译，Start Compilation ,编译源文件(如有错误修改后,重新编译)。
5. 查看电路结构，使用Tool->RTL viewer工具查看电路图结构,是否和预期设计一致。
6.管脚绑定，使用Assignment->pin planner将设计的全部输入/输出接口与开发板的对应管脚进行一一对应。
PIN_Y2 -to clkPIN_H19 -to out[7]PIN_J19 -to out[6]PIN_E18 -to out[5]PIN_F18 -to out[4]PIN_F21 -to out[3]PIN_E19 -to out[2]PIN_F19 -to out[1]PIN_G19 -to out[0]PIN_M23 -to rst7. Processing->Start Compilation,全编译生成可下载文件。
（.sof）8. 连接开发板，安装所需驱动程序（在设备管理器中，选择路径为quatus安装路径）9. 点击start开始烧录，完成后开发板上出现流水灯。
二、题目代码以及波形1.跑马灯设计及FPGA实现①编写模块源码module run (clk,rst,out);input clk,rst;output [7:0] out;reg [7:0] out;reg [24:0] count;always @ ( posedge clk or negedge rst ) if(!rst)begincount<=16'b0;endelsebegincount<=count+1;endalways @ ( posedge clk or negedge rst) if(!rst)beginout<=8'hff;endelsebegincase ( count[24:21] )0: out<=8'b1111_1110;1: out<=8'b1111_1101;2: out<=8'b1111_1011;3: out<=8'b1111_0111;4: out<=8'b1110_1111;5: out<=8'b1101_1111;6: out<=8'b1011_1111;7: out<=8'b0111_1111;8: out<=8'b1011_1111;9: out<=8'b1101_1111;10:out<=8'b1110_1111;11:out<=8'b1111_0111;12:out<=8'b1111_1011;13:out<=8'b1111_1101;14:out<=8'b1111_1110;15:out<=8'b1111_1111;endcaseendendmodule②测试模块`timescale 1ns/1psmodule tb_run;reg clk_test;reg rst_test;wire [7:0]out_test;initialclk_test=0;always #1 clk_test=~clk_test;initialbeginrst_test=1;#1rst_test=0;#1rst_test=1;#180rst_test=0;#1rst_test=1;endrun UUT_run(.clk(clk_test),.rst(rst_test),.out(out_test));endmodule③仿真后的波形截图④综合后的RTL图形1.有限状态机设计（教材Figure 6.86）①编写模块源码module sequence (Clock,Resetn,w,z);input Clock,Resetn,w;output z;reg [3:1]y,Y;parameter [3:1]A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;always@(w,y)case(y)A:if(w) Y=D;else Y=B;B:if(w) Y=D;else Y=C;C:if(w) Y=D;else Y=C;D:if(w) Y=E;else Y=B;E:if(w) Y=E;else Y=B;default: Y=3'bxxx;endcasealways@(negedge Resetn,posedge Clock) if(Resetn==0)y<=A;elsey<=Y;assign z=(y==C)|(y==E);endmodule②测试模块`timescale 1ns/1psmodule tb_sequence;reg Clock_test,Resetn_test,w_test;wire z_test;initialbeginClock_test=0;Resetn_test=0;w_test=1;endalways #10 Clock_test=~Clock_test;initialbegin#10Resetn_test=1;w_test=1;#10w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=0;#20w_test=0;#20w_test=0;#20w_test=1;#20w_test=1;#20w_test=0;#20w_test=0;endsequence UUT_sequence(.Clock(Clock_test),.Resetn(Resetn_test),.w(w_test),.z(z_test));endmodule③仿真后的波形截图④综合后的RTL图形三、本次实验收获和心得通过本次试验真正接触了FPGA开发板并向板子上烤了文件，虽然题目较为简单，但是在完成的过程中遇到了不少问题，比如软件内部没有需要的开发板型号，自己通过搜索和下载，找到了相应的扩展包并成功添加进入高版本的quartus II软件当中，我的体会是，数字电路归根到底还是依靠硬件实现的，所以将代码的执行效果反映到硬件上是一个重要环节，应该不断练习，提高自己解决问题的能力；另外通过本次实验，我对有限状态机有了更加深入的了解。
quartus软件及modelsim仿真实验报告
Verilog实验报告实验一Quartus及Modelsim软件的基本使用一、实验目的熟悉Quartus和Modelsim软件的基本使用方法和步骤，熟悉基本的Verilog语法，学会用Verilog语言编写简单的程序。
二、实验要求熟练掌握Quartus和Modelsim软件工程建立、添加文件、编译运行和仿真的方法，学会写程序文件和测试文件。
三、实验仪器和设备1、硬件：计算机2、软件：Quartus、Modelsim、（UE）四、实验内容1、运行Quartus软件建立工程并添加程序.v文件，编译运行，查看电路图。
2、运行Modelsim软件建立工程并添加测试.v文件，进行仿真，查看波形图。
五、实验方法和步骤（一）Quartus软件的使用1、启动Quartus软件：双击桌面的Quartus快捷图标，进入如图1所示的界面。
图1-1 启动界面2、建立工程：选择菜单栏的【File】→【New Project Wizard】命令，弹出图2所示新建工程向导。
图1-2 新建工程向导单击【Next】跳转至下一页。
为方便工程管理，在新建工程之前，先新建一个文件夹，把工程保存在新建的文件下，并对工程进行命名。
如图3所示。
图1-3 命名和存放单击【Next】跳转至下一页。
添加事先写好的.v文件。
如图4所示。
图1-4 添加文件（此处也可不添加，直接在建立好的工程中，选择【File】→【New】命令，新建一个Verilog HDL File,如图5所示。
图1-5 新建.v文件）单击【Next】跳转至下一页。
选择FPGA型号，如图6所示。
因为本次实验不在硬件上实现，因此此步跳过。
直接单击【Next】跳转至下一页。
图1-6 选择FPGA型号直到出现【Summary】界面，单击【Finish】。
如图7所示。
图1-7 结束3、编写程序：由按键控制led灯的亮灭。
如图8。
图1-8 编写程序4、编译程序：在【Task】栏中找到如图所示，编译程序。
数电仿真实验报告Multism
实验一组合逻辑电路设计与分析1实验目的（1）学习掌握组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
2实验内容：实验电路及步骤：（1）利用逻辑转换仪对逻辑电路进行分析：按下图所示连接电路。
图表1 待分析的逻辑电路A经分析得到真值表和表达式：逻辑功能说明：观察真值表，我们发现当四个输入变量A、B、C、D中1的个数为奇数是，输出为0；当四个变量中的个数为偶数时，输出为1.该电路是一个四位输入信号的奇偶校验电路。
（2）根据要求利用逻辑转换仪进行逻辑电路的设计。
问题提出：有一火灾报警系统，设有烟感、温感、紫外线三种类型不同的火灾探测器。
为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警信号，试设计报警控制信号的电路在逻辑转换仪面板上根据下列分析出真值表如下图所示：由于探测器发出的火灾探测信号也只有两种可能，一种是高端平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。
因此，令A、B、C分别表示烟感、温感、紫外线三种探测器输出的信号，为报警控制电路的输入、令F为报警控制电路的输出。
（3）在逻辑转换仪面板上单击按钮（由真值表导出简化表达式）后得到下图所示的最简化表达式。
（4）在上图的基础上单击（由逻辑表达式得到逻辑电路）后得到如下图所示的逻辑电路思考题（1）设计一个4人表决电路。
如果3人或3人以上同意，则通过；反之，则被否决。
用与非门实现。
记A、B、C、D四个变量表示一个人是否同意，若同意输出1，反之输出0。
在逻辑转换仪面板上分析出真值表如下图所示：化简逻辑表达式后并转化成与非门电路如下图所示（2）利用逻辑转换仪对下图所示电路进行分析。
得出真值表如下逻辑功能分析：当A、B不同时为1时，输出为C非；当A、B同时为1时，输出为C。
A B端作为控制信号控制输出与C的关系。
实验二编码器、译码器电路仿真实验一、实验要求（1）掌握编码器、编译器的工作原理。
quartus实验报告
quartus实验报告Quartus实验报告引言：Quartus是一种广泛应用于数字电路设计和开发的软件工具，它提供了一个集成的开发环境，用于设计、仿真和编译FPGA（现场可编程门阵列）和CPLD （可编程逻辑器件）等数字电路。
本实验报告将介绍我在使用Quartus进行数字电路设计的经验和成果。
一、实验背景数字电路设计是现代电子工程领域中的重要一环，它涉及到诸如计算机、通信设备、嵌入式系统等各个方面。
在数字电路设计中，Quartus作为一种常用的设计工具，提供了丰富的功能和工具，可以帮助工程师们快速、高效地完成设计任务。
二、实验目的本次实验的目的是通过使用Quartus软件，设计一个简单的数字电路，并进行仿真和编译，以验证设计的正确性和可行性。
通过这个实验，我将学习如何使用Quartus进行数字电路设计，并了解数字电路设计的基本原理和流程。
三、实验过程1. 设计思路在开始设计之前，我首先明确了自己的设计目标和要求。
我选择了一个简单的计数器电路作为我的设计对象。
这个计数器电路可以接受一个时钟信号，并将计数值在7段数码管上显示出来。
我希望通过这个设计，能够加深对数字电路设计的理解，并熟悉Quartus软件的使用。
2. 设计步骤我按照以下步骤完成了我的设计：（1）绘制电路原理图：我使用Quartus提供的原理图编辑器，绘制了我的电路原理图。
在绘制原理图的过程中，我使用了逻辑门、触发器等基本的数字电路元件，并进行了连接和布线。
（2）仿真验证：在完成电路原理图的绘制之后，我使用Quartus提供的仿真工具，对我的电路进行了仿真验证。
通过仿真，我可以观察到电路的输出结果，并检查其是否符合我的设计要求。
（3）编译和下载：在仿真验证通过之后，我使用Quartus的编译工具，将我的设计编译为可下载到FPGA上的二进制文件。
然后，我使用Quartus提供的下载工具，将编译好的文件下载到FPGA上，以实现我的设计功能。
西工大数电实验第二次实验实验报告
数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：编写一个将二进制码转换成0-F 的七段码译码器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。
要求3：编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求4：编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz。
1）下载到DE0 开发板验证。
（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。
2）电路框图如下：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。
（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示0 WHEN"0001"=>dis_out<="1111001";--显示1 WHEN"0010"=>dis_out<="0100100";--显示2 WHEN"0011"=>dis_out<="0110000";--显示3 WHEN"0100"=>dis_out<="0011001";--显示4 WHEN"0101"=>dis_out<="0010010";--显示5 WHEN"0110"=>dis_out<="0000010";--显示6WHEN"0111"=>dis_out<="1111000";--显示7 WHEN"1000"=>dis_out<="0000000";--显示8 WHEN"1001"=>dis_out<="0010000";--显示9 WHEN"1010"=>dis_out<="0001000";--显示A WHEN"1011"=>dis_out<="0000011";--显示b WHEN"1100"=>dis_out<="1000110";--显示C WHEN"1101"=>dis_out<="0100001";--显示d WHEN"1110"=>dis_out<="0000110";--显示E WHEN"1111"=>dis_out<="0001110";--显示FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。
西工大数电实验报告
西工大数电实验报告西工大数电实验报告引言：数电实验是电子信息类专业中必不可少的一门实跃实践课程。
通过实验，我们可以更加深入地了解数字电路的原理和应用，培养我们的实践能力和创新思维。
本篇文章将对我在西工大数电实验中所进行的实验进行总结和分析，以期对今后的学习和研究有所帮助。
实验一：逻辑门的实验逻辑门是数字电路中最基本的元件，它们能够实现逻辑运算。
在本次实验中，我们使用了与门、或门和非门，通过连接它们，实现了简单的逻辑电路。
通过实验，我们更加深入地了解了逻辑门的工作原理和真值表的应用。
实验二：译码器的实验译码器是一种将输入信号转换为输出信号的电路。
在本次实验中，我们使用了译码器来实现BCD码到七段数码管的转换。
通过连接译码器和七段数码管，我们成功地将BCD码转换为了对应的数字显示。
这个实验让我们对译码器的工作原理有了更加深入的了解。
实验三：触发器的实验触发器是一种存储器件，能够存储一个比特的信息。
在本次实验中，我们使用了JK触发器和D触发器，通过连接它们，实现了一个简单的计数器电路。
通过实验，我们更加深入地了解了触发器的工作原理和时序逻辑电路的设计。
实验四：计数器的实验计数器是一种能够实现计数功能的电路。
在本次实验中，我们使用了74LS193计数器芯片，通过连接它们，实现了一个四位二进制计数器。
通过实验，我们更加深入地了解了计数器的工作原理和时序逻辑电路的设计。
实验五：存储器的实验存储器是一种能够存储和读取信息的电路。
在本次实验中，我们使用了SR锁存器和D触发器，通过连接它们，实现了一个简单的存储器电路。
通过实验，我们更加深入地了解了存储器的工作原理和时序逻辑电路的设计。
结论：通过参与西工大数电实验，我对数字电路的原理和应用有了更加深入的了解。
实验过程中，我学会了使用逻辑门、译码器、触发器、计数器和存储器等元件，成功地设计和实现了各种数字电路。
这些实验不仅培养了我的实践能力和创新思维，也为我今后的学习和研究打下了坚实的基础。
西北工业大学数电实验报告一Quartus和 Multisim
数字电子技术基础实验报告题目：实验一 TTL集成门电路逻辑变换小组成员：小组成员：实验一TTL集成门电路逻辑变换一、实验目的通过完成所要求的实验内容，来熟练掌握运用TTL集成门电路逻辑变换的基本原理，充分了解 Multisim 软件的仿真技术和QuartusII 软件的绘制原理图、编译程序、波形仿真等功能及将程序写入开发板的全体流程步骤，深入学习数字电路在实践运用中所面临的场景，进而为后续对数字电路更深层次的使用及实验打下良好铺垫。
二、实验要求要求一：测试与非门逻辑功能。
用MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求二：用与非门实现“与”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求三：用与非门实现“或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求四：用与非门实现“异或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能要求五：用门电路设计实现一位全加器。
用MULTISIM软件仿真后，再用 FPGA 实现电路测试逻辑功能三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识五、实验内容1、（要求一）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 10 1 11 0 11 1 02、（要求二）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 01 0 01 1 13、（要求三）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 11 0 11 1 14、（要求四）（1）逻辑表达式变换过程（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：（4）记录电路输出结果A B Y0 0 00 1 11 0 11 1 05、（要求五）（1）全加器的真值表（2）最简逻辑表达式推导（3）原理图（Multisim和QuartusII中绘制的原理图）：（4）波形仿真：（5）记录电路输出结果A B C S C00 0 0 0 00 0 1 0 10 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 0 0六、实验过程中的问题1.软件使用过程中一直有着繁琐的不规范的使用步骤和流程2.写入目标器件时步骤不当，严重拖累实验过程七、心得体会1.模拟过程中学会了Multisim 和 Quartus 的基本用法，能够自主学习和运用课程中的知识去解决现实问题2.在解决问题的过程中虽然遇到了障碍以及问题，但是在我和我队友的一起努力下，最终终于解决了问题，体现了团队合作的重要性。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
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数字电子技术基础
实验报告
题目：实验一 TTL集成门电路逻辑变换
小组成员：
小组成员：
实验一TTL集成门电路逻辑变换
一、实验目的
通过完成所要求的实验内容，来熟练掌握运用TTL集成门电路逻辑变换的基本原理，充分了解 Multisim 软件的仿真技术和QuartusII 软件的绘制原理图、编译程序、波形仿真等功能及将程序写入开发板的全体流程步骤，深入学习数字电路在实践运用中所面临的场景，进而为后续对数字电路更深层次的使用及实验打下良好铺垫。
二、实验要求
要求一：测试与非门逻辑功能。
用MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能
要求二：用与非门实现“与”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能
要求三：用与非门实现“或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能
要求四：用与非门实现“异或”逻辑。
用 MULTISIM软件仿真后，再用 FPGA实现电路测试逻辑功能
要求五：用门电路设计实现一位全加器。
用MULTISIM软件仿真后，再用 FPGA 实现电路测试逻辑功能
三、实验设备
（1）电脑一台；
（2）数字电路实验箱；
（3）数据线一根。
四、实验原理
Multisim 的模拟电路编程原理
Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识
五、实验内容
1、（要求一）
（1）逻辑表达式变换过程
（2）原理图（Multisim和QuartusII中绘制的原理图）：
（3）波形仿真：
（4）记录电路输出结果
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
2、（要求二）
（1）逻辑表达式变换过程
（2）原理图（Multisim和QuartusII中绘制的原理图）：
（3）波形仿真：
（4）记录电路输出结果
A B Y
0 0 0
0 1 0
1 0 0
1 1 1
3、（要求三）
（1）逻辑表达式变换过程
（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：
（4）记录电路输出结果
A B Y
0 0 0
0 1 1
1 0 1
1 1 1
4、（要求四）
（1）逻辑表达式变换过程
（2）原理图（Multisim和QuartusII中绘制的原理图）：（3）波形仿真：
（4）记录电路输出结果
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
5、（要求五）
（1）全加器的真值表
（2）最简逻辑表达式推导
（3）原理图（Multisim和QuartusII中绘制的原理图）：（4）波形仿真：
（5）记录电路输出结果
A B C S C0
0 0 0 0 0
0 0 1 0 1
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 0 0
六、实验过程中的问题
1.软件使用过程中一直有着繁琐的不规范的使用步骤和流程
2.写入目标器件时步骤不当，严重拖累实验过程
七、心得体会
1.模拟过程中学会了Multisim 和 Quartus 的基本用法，能够自主学习和运用课程中的知识去解决现实问题
2.在解决问题的过程中虽然遇到了障碍以及问题，但是在我和我队友的一起努力下，最终终于解决了问题，体现了团队合作的重要性。