数字电子技术 第五章汇总
精品课件-数字电子技术-第5章
第5章 脉冲产生与变换电路
5.2.2 555
为置0输入端，当
R
=1时，555
R
=0时，定时器的输出OUT为0；当
R
（1） 当高触发端TH＞2 VCC，且低触发端 ＞ 1 VCC
TR
3
3
时，比较器C1输出低电平；C1输出的低电平将RS触发器置为0状
态，即Q=0，使得定时器的输出OUT为0，同时放 电管V
第5章 脉冲产生与变换电路
图5.9 题5.8图
第5章 脉冲产生与变换电路
每一种知识都需要努力， 都需要付出，感谢支持！
第5章 脉冲产生与变换电路 知识就是力量，感谢支持！
第5章 脉冲产生与变换电路 一一一一谢谢大家！！
第5章 脉冲产生与变换电路
（2） 当低触发端 TR ＜
1 VCC，且高触发端TH＜ 3
2 VCC时，比较器C2输出低电平；C2输出的低电平将RS触发
3
器置为1状态，即Q=1，使得 1 VCC 3
的输出OUT和放电管V
＞
TR
2VCC时，定时器
3
根据以上分析，可以得出555定时器的功能表(见表
则可以构成一个单稳态触发器。具体电路及工作波形如图5.3
第5章 脉冲产生与变换电路
图5.3 555 （a） 电路图; （b） 工作波形图
第5章 脉冲产生与变换电路
555
当触发脉冲uI下降沿到来时，
TR＜
1VCC，而 3
TH=uC =0，从555定时器的功能表不难看出，输出端OUT为高电
平，电路进入暂稳态，此时放电管V截止。由于V截
（注：放电管导通时灯灭，因为输出状态是低电平；放 电管截止时灯也灭，因为是高阻状态，所以不能用电平显示
数字电子技术基础第五章
4. 画状态转换图和时序图 圆圈内表示 Q2 Q1 Q0 的状态；箭头 表示电路状态转换的方向；箭头上方的 Q2 Q1 Q0 “ x / y ”中，x 表示转换所需的输入变 量取值， y/ 0 表示现态下的输出值。本例 /0 /0 /0 /0 000 001 中没有输入变量，故 010 011 101 x100 处空白。 /1 x/y 现
电路工作前加负脉冲清零；工作时应置 RD = 1。 FF0 1J C1 1K R
FF1 1J C1 1K R
1
Q0
Q1
CP RD
FF2 1J Q2 C1 1K R Q2
Y
EXIT
时序逻辑电路
1. 写方程式 (1) 输出方程 Y = Q2n Q0n (2) 驱动方程 J0 = K0 = 1 J1 = K1 = Q2n Q0n J2 = Q1n Q0n ， K2 = Q0n (3) 状态方程 代入 Q J0 n= K0 = 1 n Q 2 n FF 0 FF FF n +1 n 2 0 1 n n nQ n Q0 =J J Q + K Q n n K = 1 Q + 1 Q 0 0 0 0 Q0 Q0 0 & 1J Q 0 0 1 & 1J 0 =Q 2 2 n 1 1J 代入 J1 = K1 = Q2 Q0n C1 n + K Q nC1 n Q n C1 n Q1n+1 = J Q = Q 1 1 1 1 2 0 Q1 1K 1K & 1K n+ Q n Q n n +K n = Q nQ nQ R R R Q2n+1 = Q K Q JJ 1 0 2 0Q 2 2 2 2 2 2 2 CP 2 RD 代入 J2 = Q1n Q0n ，K2 = Q0n Q0n Y
数字电子技术第五章 触发器
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
数字电子技术基础第5章
第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)
数字电路数字电子技术第5章课件
5.2 触发器
D触发器的功能表
D
Qn
Qn+1
0
0
0
0
1
0
1
0
1
1
1
1
D触发器的特性方程为：Qn+1=D
功能
输出状态 同D状态
PPT学习交流
33
5.2 触发器
D触发器的 功能表
D
Qn
Qn+1
功能
0
0
0
0
1
0
输出状
1
0
1
态同D
1
1
1
状态
D触发器的状态转换图：
D=1
D=0
0
1
D=1
D=0
D触发器的驱动表
CP'
S
Q'
R
& G6 1 G9
Q'
& G8
Q
R
CP
S
有效翻转
PPT学习交流
21
3．触发器功能的几种表示方法
5.2 触发器
（1）特性方程
由功能表画出卡诺图得特性方程：
功能表
RS
00 00 01 01
10 10
11 11
Qn Qn+1
功能
00 11
保持
0
1 输出状态
1
1 同S状态
0
0 输出状态
1
0 同S状态
RS
00 00 01 01
10 10
11 11
功能表
Qn Qn+1
功能
0
0
11
保持
0
1 输出状态
精品课件-数字电子技术-第5章
第5章 时序逻辑电路
2) 输出方程表达了电路的外部输出与触发器现态及外部输入 之间的逻辑关系。需要特别注意的是输出Z与触发器的现态Ｑn 有关，而不是与次态Ｑn+1 3) 将1) 中得到的驱动方程代入触发器的特性方程中，得出 每个触发器的状态方程。状态方程实际上是依据触发器的不同 连接，具体化了的触发器的特性方程，它反映了触发器次态与 现态及外部输入之间的逻辑关系。
(1) ① 驱动方程:
T0=1 T1=Q0 T2=Q1Q0 ② 输出方程:
Z=Qn2Qn1Qn0
第5章 时序逻辑电路
③ 求状态方程。将驱动方程带入T
Qn1 T Qn
Q n1 0
T0
Q0n
Q0n
Q n1 1
T1
Q1n
Q0n
Q1n
Q1n Q0n
Q1nQ0n
Q n1 2
T2
Q2n
(Q0nQ1n ) Q2n
第5章 时序逻辑电路
表5-3 例5.1的状态转换表
第5章 时序逻辑电路
② 状态转换图。 由状态转换真值表可以画出状态转换图如图5-5(b)所示。 本例中，三个触发器共有八个状态000，001，…，111。本例 是Moore型电路， 按说输出Z应该画在状态框内，这里采用了 Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上
仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 简而言之， 电路的输出状态与时间顺序有关，因此称为时序 逻辑电路。时序逻辑电路具有“记忆”性， 意指必需具有 “记忆”功能的器件来记住电路过去的状态，并与输入信号一 起共同决定电路的输出。
时序逻辑电路的一般结构框图如图5-1所示。
第5章 时序逻辑电路
第5章 时序逻辑电路
数字电子技术基础第五章触发器
S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10
数字电子技术 第5章
锁存器电路图
(1)
E CP 1D 1
(11) 1
C1
(3)
1D Q
C1
EN
(2) 1Q
1
EN
(4) 2D
1D C1 Q
(5) 2 Q
1
EN
(6)
D
3Q
1
＆ ≥1 Q
(7) 3D
19) 4 Q
1D C1
Q
1
＆ ≥1
(12)
Q
5Q
EN
5D
(13)
1D C1 Q
1
CP
图5-13 一位D锁存器逻辑图
EN
(15)
6D
(14)
6Q
1D C1
Q
1
EN
(16)
7D
(17)
1D C1
Q
1
7Q
EN
8D
(18)
(19)
1D
Q
1
8Q
（3）移位寄存器
移位寄存器不仅可以存储代码，还可以将代码移位。 ⑴四位右移移位寄存器的原理：
并行输出
Q0 DI FF0 1D Q C1 CP FF1 1D Q1 FF2 1D Q C1 Q2 FF3 1D C1 Q Q3 DO
表5-4 74194的工作状态表
Rd
0 1 1 1 1
S1 S0 × 0 0 1 1 × 0 1 0 1
工作状态 清零 保持 右移 左移 送数
CP A
＆ ＆ ＆ ＆ ＆ ＆ ＆
1
并行输出
FA QA Q 1 FB QB Q 1 1S C1 1R R FC Q C Q 1 FD QD Q 1S C1 1R R
74161的逻辑符号
数字电子技术第五章习题答案
第五章同步时序电路习题答案： 5.1 解：n n Q X D Q ⊕==+1 n XQ Z =5.2 解：n XQ J 01= X K =1 X J =0 n XQ K 10=n n n n n n XQ XQ XQ Q XQQ 1011011+=+=+ n n n n n n XQ Q X Q XQ Q X Q 1001010+=+=+ n n Q XQ Z 10=5.3 解：n n n Q Q D Q 02010==+n n n n n n n Q Q Q Q Q Q D Q 010101111⊕=+==+ n n n n Q Q Q D Q 012212==+1/1 0/1 X 011 0/1 1/1 1/1 0/0n Q+n n Q Z初态为“1”nn Q Q 01X/ZX1+n Q 0+n Q ZX1+n Q 0+n Q Z “1”Q 212+n Q逻辑功能：可自启动的同步五进制加法计数器。
5.45.55.6 解：（1）当X 1X 2=“00”；初始状态为“00”时：112=+n Q 121==n Q J 1111==X J Kn n Q Q 111=+逻辑功能：电路实现2分频。
（2）当X 1X 2=“01”；初始状态为“00”时：n Q J 21= 1111==X J K n n n Q Q Q 1211=+n Q J 12= 1112==X Q K n n n n Q Q Q 1212=+ 逻辑功能： 电路实现3分频。
（3）当X 1X 2=“11”；初始状态为“00”时： n Q J 21= n Q X J K 2111==n n n n n n Q Q Q Q Q Q 2121211=+=+ n Q J 12= n n Q X Q K 1112== n n n n n n Q Q Q Q Q Q 1212112=+=+ 逻辑功能： 电路实现4分频。
Y 3 Y 2 Y 1 Y 0n n n Q Q Q J 1234= n Q K 14= n n Q Q J 143= n n Q Q K 123= n n n Q Q Q J 1342= n Q K 12= 111==K Jn n n n n n n Q Q Q Q Q Q Q 14123414+=+ n n n n n n n Q Q Q Q Q Q Q 31213413)(++=+ n n n n n n n Q Q Q Q Q Q Q 12123412)(++=+ 14+n QCP13+n Q 12+n Q 11+n QZn n Q Q 111=+n n n n Q Q Q Q Z 1234= 时序图：11+n Q12+n Q 11+n Q11+n Q12+n Q5.7 （1）（2）Q D 端输出是12分频，占空比是50%。
数字电子技术基础(第五版)第五章触发器PPT课件
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
数字电子技术基础简明教程第五章
Q0
3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器
加/减 控制端
U/D 1 1 CP
1J C1 1K
C/B
&
1
&
1
&
1
Q0
1J C1 1K
Q1
1J C1 1K
Q2
FF0 Q0
FF1 Q1
FF2 Q2
U / D 0 加计数
U /D 1
T0 = 1、T1= Q0n、 T2 = Q1nQ0n n C / B Q 2 Q 1n Q 0n 减计数 T0 = 1、T1= Q0n、 T2= Q1nQ0n
方法1 & Y [解] 写方程式
时钟方程 Q2 CP0 CP1 CP2 CP
Q2
FF2 1J C1 1K
输出方程
CP (同步)
驱动方程
n J 1 Q0 n J 2 Q1
特性方程
n n n (Moore 型) Y Q2 Q1 Q0
状态方程
n 1 Q0
n n J 0 Q2 , K 0 Q2
n 1 Q n Q n Q0n 1 1 0 Q12
n Q2
00 01 11
10
0
1 0 0 1 1 0
0 0 1
0 1
1 0
Q 0n 1 Q 0 n1 Q 1 Q 2 Q 1Q 0 Q 1 Q 0 n1 Q 2 Q 1Q 0 Q 2 Q 0
0 0 Q 1n 1 Q 2 Q 1 Q 0 Q 1 Q 0 /0 /1 110111000 Q 2n 1 Q 1 Q 0 Q 2 Q 0
CP
数字电子技术基础第5章课后习题答案
第5章 习题解答5-1 由与非门组成的大体RS 触发器的d d S ,R 之间什么缘故要有约束？当违背约束条件时，输出端Q 、Q 会显现什么情形？试举例说明。
解：由与非门组成的大体RS 触发器的d R 和d S 之间的约束条件是：不许诺d R 和d S 同时为0。
当违背约束条件即当d R =d S =0时，Q 、Q 端将同时为1，作为大体存储单元来讲，这既不是0状态，又不是1状态，没成心义。
5-2 试列出或非门组成的大体RS 触发器的真值表，它的输入端R d 和S d 之间是不是也要有约束？什么缘故？解：真值表如右表所示、Rd 、Sd 之同也要有约束条件，即不许诺Rd=Sd=1， 不然Q 、Q 端会同时显现低电平。
5-3 画出图5-33由与非门组成的大体RS 触发器输出端Q 、Q 的电压波形，输入端D D S R 、的电压波形如图中所示。
图5-33解：见以下图：5-4 画出图5-34由或非门组成的大体RS触发器输出端Q、Q的电压波形，输入端S D、R D的电压波形如图中所示。
图5-34解：见以下图：5-5 图5-35所示为一个防抖动输出的开关电路。
当拨动开关S时，由于开关触点接通R S、的电压波形如图中所示。
试画出Q、Q端对应的电压波形。
刹时发生振颤，D D图5-35解：见以下图：5-6 在图5-36电路中、假设CP、S、R的电压波形如图中所示，试画出Q、Q端与之对应的电压波形。
假定触发器的初始状态为Q＝0。
图5-36解：见以下图：5-7 在图5-37(a)所示的主从RS触发器中，CP、R、S的波形如图5-37(b)所示，试画Q、Q和Q的波形图。
出相应的Q m、m图5-37解：主从RS触发器的工作进程是：在CP＝l期间主触发器接收输入信号，但输出端并非改变状态，只有当CP下降沿到来时从触发器甚才翻转，称为下降沿触发。
依照主从RS 触发器状态转换图可画出波形图如下图所示。
5-8 在图5-38(a)所示的主从JK触发器中，CP、J、K的波形如图5-38(b)所示，试画Q、Q和Q的波形图。
数字电子技术基础第五章、第六章习题参考答案
第五章锁存器和触发器1、Q n 1二S RQ n, SR = O2、Q n, 03、324、TCP J I I I I I I I7、4-13题解图8、D= A 二BCP_ I~I I~I I~I I~I I~LI Iz卄I TH 1D i - I i i1 . I | , __ L,I ■ I ______第六章时序逻辑电路1、 输入信号，原来的状态2、 异3、 n 5、反馈清零、反馈置数扌-6、N乂—LJ UU 仑厂 II ~ 7、状态方程和输出方程：㈣ =A®Q'tZ^AQ&激励方程A =Kq = A &/. =e 0=i 状态方程0：戚；忧"无©土死输出方程Z=AQ1Q0根据状态方程组和输出方程可列出状态表，如表题解6 . 2 . 4所示，状态图如图题解2. 4 所示。
Q - M?； + M V ；* Q ； = + “：14、图题解6.2.4Q；・枫"烟00保持，01右移10左移11并行输入当启动信号端输人一低电平时，使S仁1 ,这时有So= Sl= 1 ,移位寄存器74HC194执行并行输人功能，Q3Q2Q1Q0 = D3D2D1D0 = 1110。
启动信号撤消后，由于Q°= 0,经两级与非门后，使S仁0 ,这时有S1S0= 01 ,寄存器开始执行右移操作。
在移位过程中，因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态，使右移操作持续进行下去°其移位情况如图题解6, 5, 1所示。
该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。
-JT AAA TL幺I15、状态方程为儿⑷儿個)X(O24、解：74HC194功能由S1S0控制。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
74161功能表 特点：
(1)外引线排列和 74161相同。 (2)置数，计数， 保持功能与74161 相同。
(3)清零功能与 74163采用同步清零方式： 74161不同。 当R =0时，且当 CP 的上升沿 来到时,输出Q0Q1Q2Q3 才全被清零。
比较四位二进制同步计数器
74161
R LD CTT CTP CP
CP上升沿有 效。 中间信号IQ 是为了交换中间 数据。如果直接 用输出Q，那么 定义的输出必须 CR_L表示清 为缓冲而不是输 零信号且为低电 出。 平有效。
（二）四位二进制同步计数器74163
74163功能表
输 CP × ↑ ↑ × × ↑ R 0 1 1 1 1 入 D3 D2 D1 D0 × ×× × D3 D2 D1 D0 × ×× × × ×× × × ×× × 输 出 LD CTP CTT × 0 1 1 1 × × 0 × 1 × × × 0 1 Q3 Q2 Q1 Q0 0 0 0 0 D3 D2 D1 D0 保持 保持 计数
第一节
计数器
•部分常用集成计数器
第一节
计数器
四位二进制同步计数器 四位二进制可逆计数器 中规模异步计数器
一、四位二进制同步计数器
（一） 四位二进制同步计数器74161 （二） 四位二进制同步计数器74163 （三） 74161/74163功能扩展
（一）四位二进制同步计数器74161 逻辑符号
74161外引线功能端排列图
UCC CO Q0 Q1 Q2 Q3 CTP LD 16 15 14 13 12 11 10 9
CP × ↑ × × ↑ R 0 1 1 1 1
74161功能表
输 × 0 1 1 1 × × 0 × 1 入 × × × 0 1 × ×× × × ×× × × ×× × × ×× × 输 出 LD CTP CTT D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 0 0 0 保持 保持 计数 D3 D2 D1 D0 D3 D2 D1 D0
CO
称之为异步清零。端子输入 此端输入信号用 端用 R说明。 LD表示。
时钟输入信号用CP表示。 当CP上升沿, 并且CTT和CTP 有效时，计数器加1计数。
D0 D1 D2 D3
D0 D1 D2 D3
Q0 Q1 Q2 Q3
Q D0 Q D1 Q D2 Q D3
（一）四位二进制同步计数器74161
R LD CTT CTP CP
74163 同步预置 保持 计数 同步清零
74163
CO CO
CO
同步预置 保持 计数 异步清零
Hale Waihona Puke D0 D1 D2 D3D0 D1 D2 D3
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
(三）74161/ 74163功能扩展 连接成任意模M 的计数器
(1) 同步预置法 (2) 反馈清零法 (3) 多次预置法
74161
CO CO
CTP、内部由四个主从 CTT：可作为使能端和多 JK触 片级联使用 。 发器和控制电路构成。
R LD CTT CTP CP
R LD CTT CTP CP
当 Q3 Q2LD Q1 端为有效时，此端引 Q0=1111 时，且 符号中 符号输入中 R端有效，在 CTT等于1时, 控制输出端 CO输出 入线为低时，且时钟 CP上升沿时，将 此输入为低电平时，输出为 0， 有效高电平。 输入端数字送到输出端。同步预置。
（一）四位二进制同步计数器74161
用VHDL实现74161
LIBRARY BEGIN IEEE USE IF IEEE.std_logic_1164.all; CR_L=’0’ THEN IQ <= (OTHERS => ‘0’); USE END IEEE.std_logic_arith.all; IF; ENTITY IF (CP’EVENT v74LS161 AND IS CP=’1’) THEN PORT IF LD_L=’0’ (CP,CR_L,LD_L,CTP,CTT:IN THEN IQ <= D; STD_LOGIC; ELSIF D:IN UNSIGNED (CTT AND CTP)=’1’ (3 DOWNTO THEN 0); IQ <= IQ+1 END Q:OUT IF; UNSIGNED (3 DOWNTO 0); IF CO:OUT (IQ=15)STD_LOGIC); AND (CTT=’1’) THEN CO <= ‘1’; ENDELSE v74LS161; CO <= ‘0’; ARCHITECTURE END IF; v74LS161_arch OF v74LS161 IS SIGNAL IQ: END IF ； UNSIGNED (3 DOWNTO 0); BEGIN Q <=IQ; END PROCESS; PROCESS (CP,CTT,CR_L) END v74LS161_arch;
(1) 同步预置法 例1:设计一个M=10的计数器。 方法一:
1 R LD CTT 1 CTP 1 f CP 0 0 1 1 1 1 0 0
74161
1 R 2 3 4 5 6 7 8
CP D0 D1 D2 D3 CTT GND
4)计数：当LD = R = CPT= CTT =1时，按二进制自然 3) 保持：当R=LD =1，输出 时，CT 有一个无效，各 1) 异步清除：当 R =0 “0000 CP 无关。 P或CT” T状态，与 码计数。 若初态为0000,15个CP后，输出为“ 1111” ， 触发器均处于保持状态。 进位 CO = CTTQ3 Q 。第 16 个 CP作用后，输出 2) 同步预置：当 C =1 ， LD =0 ，在 CP 上升沿时，输出 2Q 1Q 0 =1 恢复到0000状态，CO = 0。 端反映输入数据的状态。
第五章 常用时序集成电路及其应用
第一节 计数器 第二节 寄存器 第三节 序列码发生器 第四节 时序模块的应用 小结
第一节
•计数器的分类
计数器
用来计算输入脉冲数目
动画计数器
按进位方式，分为同步和异步计数器。 按进位制，分为模2、模10和任意模计数器。 按逻辑功能，分为加法、减法和可逆计数器。 按集成度，分为小规模与中规模集成计数器。