高速串行通信技术的发展、设计及应用

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串行通信接口及总线标准

详细描述
汽车电子系统包括发动机控制、悬挂控制、安全气囊等多个子系统，这些子系统需要进行大量的数据交换和通信。串行通信接口能够提供高效、可靠的数据传输服务，使得各子系统间能够快速地进行通信。这有助于提高汽车的安全性和可靠性，提升汽车的驾驶性能和乘坐舒适度。
05
串行通信接口的挑战与解决方案
差分曼彻斯特编码
与曼彻斯特编码类似，但通过电平跳变的数量来表示数据和时钟信息。
简单二进制编码
将数据以二进制形式进行编码，通常采用非归零码或归零码。
数据传输速率
波特率
表示每秒钟传输的数据位数，是衡量串行通信效率的重要指标。
比特率
表示每秒钟传输的比特数，是衡量数据传输效率的重要指标。
信号线定义与连接
无线串行通信接口
如蓝牙、Wi-Fi等，摆脱了线缆的束缚，具有更大的灵活性和便利性。
02
常见串行通信接口标准
RS-2
01
02
03
定义
RS-232是一种标准的串行通信接口，由美国电子工业协会（EIA）制定。
特点
采用单端信号传输方式，具有9个数据位、1个停止位和可变波特率。
应用
常用于计算机和终端设备之间的短距离通信。
数据传输方式
异步传输
异步传输以字符为单位进行传输，发送端和接收端使用各自的时钟信号，通过在数据中加入起始位、停止位和校验位来实现字符同步。

高速串行接口芯片设计与优化

高速串行接口芯片设计与优化近年来，高速串行接口技术在信息通信领域中扮演着至关重要的角色。从数据传输速率、信号完整性到系统性能，高速串行接口芯片的

设计和优化对于保证数据传输效率和可靠性至关重要。

一、高速串行接口芯片设计基础

1. 串行接口概述

串行接口是指将数据按顺序一个位一个地传输，相对于并行接口，

串行接口在数据传输速率上具有优势。它使用单个传输线路来减少成本，并能更好地提供远距离的数据传输能力。

2. 串行接口芯片设计原则

（1）信号完整性：高速串行通信中，信号完整性对于数据的可靠

传输至关重要。因此，在芯片设计过程中，需要考虑到信号线的长度、传输速率和传输距离等因素，采取减少信号衰减和抗干扰能力强的设

计策略。

（2）功耗控制：高速串行接口芯片在传输数据时会消耗一定的功耗，为了保证系统的可持续性，需要对芯片的功耗进行控制和优化。

采用低功耗设计技术和动态功耗管理策略，能够有效延长芯片的使用

寿命。

（3）布局和布线：良好的布局和布线设计对于减少信号干扰和提

高芯片性能至关重要。合理规划功耗区和信号区，采用差分线路设计

以提高抗干扰能力，使用合适的布线规则和层次设计等都是优化布局

和布线的重要手段。

二、高速串行接口芯片设计中的优化策略

1. 时钟信号管理

时钟信号在高速串行接口芯片中占据重要地位，对于数据传输的同

步性和精确性具有关键影响。在设计时需要合理布置时钟设备并采取

抗噪声措施，如使用差分时钟线路和采用时钟缓冲器对信号进行处理等，以确保时钟信号的稳定性和可靠传输。

2. 高速信号传输线设计

高速串行信号传输线路的设计对于信号完整性和抗干扰能力至关重要。可以采用差分线路设计、匹配传输线长度、使用阻抗控制和降低

高速串行信号的均衡技术

高速串行信号的均衡技术主要包括前向均衡（feed-forward equalization）和后向均衡（feedback equalization）两种方式。

前向均衡是在发送端对信号进行预先处理，通过增强高频部分的信

号来抵消传输线路中的损耗，以及减小信号在传输过程中的失真。

而后向均衡则是在接收端对接收到的信号进行处理，通过对信号进

行滤波和补偿来消除传输过程中的失真和噪声。

另外，高速串行信号的均衡技术还包括了一些具体的算法和方法，比如决策反馈均衡（DFE）、线性均衡器、最大似然序列估计（MLSE）等。这些算法和方法可以根据信道的特性和系统的要求来

选择和应用，以提高信号的传输质量和可靠性。

总的来说，高速串行信号的均衡技术是一项复杂而重要的技术，它在高速串行通信中起着至关重要的作用，能够有效地提高信号的

传输质量，保证通信系统的稳定性和可靠性。随着通信技术的不断

发展，均衡技术也在不断创新和完善，以适应日益增长的通信需求。

基于Xilinx FPGA高速串行接口的设计与实现毕业设计

基于Xilinx FPGA高速串行接口设计与实现

摘要

由于时钟抖动，扭曲，队列同步和串扰噪声和各种非理想因素,进一步完善面临巨大的挑战并行传输率。因此，串行传输,已成为高速数据传输系统在深亚微米主要选择。在串行传输系统为了实现高速信号传输，并可节约电能和降低成本，数据更倾向于使用低摆幅模式,LVDS和CML是低电压,小的摆动，差分信号的串行传输方式，所以它被广泛地应用于PCI.快递网络物理层和高速度SERDES电路。但这个标准的LVDS传输率只能达到3Gbps,以实现独立设计以满足5Gbps的要求及以上的高速PCI。表达应用，本文研究了伪标准的LVDS 121（PLVDS）和CML的启动界面的设计研究.基于传输信号的理论，非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在PLVDS结束与CML收发器电路的设计，并提出了改进方案。其中，无歪斜单端差挠度问题提高plvds收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平，没有后续电路的调整,因此,延时小；双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。用于CML收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽，而且可以提高电路，电路的性能，降低了电路的功耗，减少了芯片的面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真,提高信号质量。同时也采用三级结构的樱桃。胡珀限幅放大器电路,均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值.在本文中,0。131cm CMOS技术实现两个PCI.表达物理层PLVD和CML高速串行数据传输接口的基础上.仿真结果表明，两种接口电路的传输速率高达5Gbps,完全符合PCI Express表示应用要求。

基于FPGA的高速串行数据收发接口设计

基于FPGA的高速串行数据收发接口设计随着信息技术的不断发展，高速串行数据收发接口已经成为许多应用

领域中的关键技术。而基于FPGA的高速串行数据收发接口设计，可以充

分发挥FPGA的并行计算和可编程性优势，实现高速数据传输和处理。本

文将介绍基于FPGA的高速串行数据收发接口的设计原理、关键技术和应用。

一、设计原理

在高速串行数据收发接口中，主要涉及到以下几个方面的技术：物理

接口、时钟同步、帧同步、数据编码和解码、差分信号传输等。

1.物理接口

物理接口是指FPGA与外部设备之间进行数据传输的接口。常见的物

理接口包括LVDS、USB、PCIe等。在设计中，需要选择合适的物理接口，

并实现与FPGA之间的连接。

2.时钟同步

时钟同步是指接收端与发送端的时钟信号保持同步，以确保数据的准

确传输。常见的时钟同步技术包括PLL锁相环、FIFO缓存等。在设计中，需要使用适当的时钟同步技术，保证数据的稳定传输。

3.帧同步

帧同步是指接收端能够正确识别数据帧的起始和结束标志，以及数据

帧中的各个字段。在设计中，通过使用标志位或者特定的编码格式，可以

实现帧同步，保证数据的正确接收和解析。

4.数据编码和解码

数据编码和解码是指将要传输的数据进行编码，以提高传输速率和抗

干扰能力。常见的数据编码和解码算法包括差分编码、曼彻斯特编码、

8b/10b编码等。在设计中，需要根据具体的应用需求，选择合适的数据

编码和解码算法。

5.差分信号传输

差分信号传输是指将发送端的信号分为正负两路进行传输，以提高传

输速率和抗干扰能力。差分信号传输可以有效抑制共模干扰和噪声，提高

aurora协议

文献综述

摘要

本综述介绍了高速串行通信的现状，并简要介绍了Aurora通信协议的特点，发展和现状。着重介绍了Aurora协议的原理，接口及应用等相关知识。

关键词：Aurora;FPGA;高速串行通信

Abstract

This article introduces the actuality of high-speed serial communications and the characters ,developments and actuality of the Aurora protocol.This article especially introduces the

theories ,interfaces , applications and some other knowledges.

Key words:Aurora;FPGA;high-speed serial communication

一、引言

在典型的嵌入式系统中提高处理器的速度是改善系统性能的解决方案之一。高速缓存和更先进的处理器架构的使用。不断提高着微处理器的性能，但研究表明处理器总线频率的增长速度相对处理器内核性能的增长速度较慢，且两者之间的差距正在不断扩大。处理器速率的提高无助于改进处理器和外设芯片之间的连接或多处理器系统中多个处理器间的连接。传统的分层共享总线已无法满足未来高性能嵌入式系统的I/O性能需求和快速高效的信号处理和数据传输。系统互连，即系统内的不同组件之间彼此通信的速率，已成为制约嵌入式系统性能提高的瓶颈[5]。当前，在系统级互连设计中，高速串行I/O技术迅速取代传统的并行I/O技术正成为业界趋势。高速串行I/O技术能够带来更高的性能、更低的成本和更简化的设计。人们已经意识到不论是单端并行I/O还是差分并行I/O，发展到今天都已经达到了它们的物理极限，无法为超过1 Gbit/s的数据速率提供可靠而低廉的实现方法。高速串行I/0技术的发展克服了并行I/O 的速度瓶颈，被越来越广泛地应用于各种系统设计中，包括PC、消费电子、海量存储器、服务器、通信网络、工业计算和控制、测试设备等。迄今业界已经发展出了多种串行系统接口标准，例如PCI—Express、串行RapidIO、InfiniBand、千兆以太网、10Gbit/s以太网XAUI、串行ATA等。

串行通信与并行通信技术的比较分析

一、引言

在信息通信领域，串行通信与并行通信技术是两种常见的数据

传输方式。作为通信技术的基础，它们在不同的应用领域中发挥

着重要作用。本文将对串行通信和并行通信技术进行比较分析，

探讨它们各自的优缺点和适用场景。

二、串行通信技术

串行通信指的是将数据按照顺序位逐个地传输，即一个位一个

地进行传输的方式。串行通信技术利用了线路稳定的优势，常用

于远距离通信或者光纤通信中。其主要特点有以下几点：

1. 简单可靠：串行通信只需要两根传输线路用于发送和接收，

并且不会出现并发的现象，使得电路设计和调试相对简单。此外，串行通信在传输时不会出现时序问题，更容易实现可靠性通信。

2. 传输速率相对较慢：由于串行通信是按位传输，它的传输速

率相对较慢。因此，当需要传输大量数据时，串行通信可能会显

得效率较低。

3. 适用于长距离传输：串行通信技术可以通过扩展传输线路的

长度来实现长距离传输。这使得串行通信在远距离通信中得到广

泛应用。

三、并行通信技术

并行通信是指通过多条线路同时传输数据，即一次性传输多个位的数据。与串行通信相比，它具有以下特点：

1. 高传输速率：由于并行通信同时传输多个位的数据，因此它的传输速率较高。这使得并行通信在需要快速传输大量数据的场景下得到广泛应用，比如计算机内部的数据传输。

2. 复杂的设计和调试：并行通信涉及多条传输线路的设计和调试，因此其硬件实现相对复杂。并且，在高速并行通信中，也需要处理时序和同步等问题，加大了设计的复杂度。

3. 信号传输受限：由于并行通信需要较多的传输线路，信号传输的质量可能受到限制。长距离传输时，信号衰减和时序偏移等问题可能导致通信质量下降。

试论高速Serdes技术的发展趋势和挑战

摘要：本文主要分析了Serdes发展趋势及挑战，其次阐述了Serdes技术、Serdes技术发展历程，通过相关分析希望进一步提高Serdes技术的应用效果，

解决更多的技术难题，仅供参考。

关键词：高速Serdes技术；发展趋势；挑战

1、Serdes技术概述

Serdes为串行器以及解串行器的合成，即Serializer和De-Serializer，

可将其翻译成串行解串器。站在功能角度来说，Serdes会将并行数据在发送端进

行转换，使其成为串行数据。并针对接受的串行数据，在接收端恢复，再次成为

并行数据的电路。现在，对于Serdes技术的应用，有效通信的使用已经非常成熟，根据连接的不同类型，主要包括三种，其一为芯片与光模块之间的互联；其

二为芯片彼此之间的互联；其三，芯片与以太网之间的互联。

以太网的接口，主要包括10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T。如果互联的区域已经跨越城市，会对GE级别以上的

接口进行应用。GE主要有两种物理接口，未来发展中，高速率接口都会应用GE

类型。为了实现100GE与其充分兼容的目标，制定OTU4标准时，会应用100GE。

其中，现在很多厂家都已经可以提出100GE，且已经开始对100GE ONT接口进行

开发，或者已经制定了计划，由此可见，之后的发展进程中，高速端口只会有两

种类型，一种为以太网，另一种便是OTN。

访问接口领域，如果是以并行通信作为主导的内存颗粒，也会有区别存在，

基于FPGA的高速串行链接通信设计与实现

０引言
伺服控制卡上。板卡间通信连接如图１所示，运动控制卡和伺服控制卡通过光纤接口进行数据交换。伺服控制卡主要处理
ＦＧＰＡ上编程实现。该通信方案已经在运动控制卡和伺服控制板卡通信中得到应用，实践证明其具有可靠性高、传输数据
准确、编程容易等优点。关键词：光纤；高速串行链接；通信协议；伺服控制卡中图分类号：Ｎ２Ｔ９文献标识码：Ａ文章编号：０２— ８１２１）６— ０８— ３１０１４（０１００７０
ｗｈｃａｓｄｉｎｉｈｓｅｄａｄｐｅｉｅＩｑｉｍｅｔａｈｇ —ｐｅｐｒｉｋｃｍｍｕｉａｉｎｓｌｔｎｗｓｄｓｇｅｈｃｉｈｗｓｕｅｎｏｅｈｇ —ｐｅｎｒｃｓＣｅｕｐｎ，ｉｈｓｅｄｓｅｉｌｏｌａｎｎｃｔｏｕｉａｅｉｎｄｗｉｈｏｏｕｅｐｉａｂｒａｅｃｍｍｕｉａｉｎｍｅｉｍ．ｈｈｓｃｌｌｙｒｔｎｐｒｌｙｒａｄａｐｉａｉｎｌｙｒｆｈｏｓｄｏｔｌｆｅｓｔｏｃｉｈｎｃｔｄｕＴｅｐｙｉａｅ，ｒｓｏｔａｅｎｐｌｔｅｅｃｍｍｕｉａｉｎｐｏｏａａｃｏａｏｔｎｃｔｒ— ｏｔｃｌｗｒｅｃｂｄＴｅｐｐｒｕｅｒｏＬｌｎｕｇｒｇａｏｈＰｏｒ．ｈｃｅａｓｄｉｅｃｍｍｕｉｏｏｅｅｄｓｒｅ．ｈａｅｓｄＶｅｉｇＨＤａｇａｅｔｐｏｒｍｎｔｅＦＧＡｂａｄＴｅｓｈｍｅｗｓｕｅｎｔｏｉｌｏｈｎ—

串行通信实验原理

序

串行通信技术是一种基本的数字通信技术，它已经广泛地应用于现代的数字通信系统中。与并行通信相比，串行通信在处理速度高、传输距离远、信号线使用少等方面具有很大的优势，因此在现代计算机内部以及计算机与外部设备之间的通信中应用广泛。

串行通信实验是理解串行通信原理和掌握串行通信应用的基本途径之一。本文将介绍串行通信实验的原理、步骤以及注意事项，希望能够对读者在学习串行通信方面起到一定的帮助。

一、实验原理

1.串行通信的基本概念

串行通信是一种数据传输的方式，数据信号按照一个比特一个比特地顺序传输，每个比特之间通过同步信号进行分隔。与之相对应的是并行通信，其数据信号在多根信号线上并行传输。串行通信具有传输距离远、传输速度快、线路简单等优点，因此被广泛应用于各种数字通信系统中。

2.串行通信的实现

串行通信的实现需要用到一些重要的电路，包括移位寄存器、同步信号发生器等。移位寄存器用于将数据按照顺序存入、读出，并进行位移操作；同步信号发生器则用于发生用于分隔数据的同步信号，使得发送方和接收方的时序保持一致。

三、实验步骤

本实验以ASM51单片机为例，演示了串行通信的应用过程。

1.硬件连接

将示波器的通道1连接到P1.0引脚上，通道2连接到P3.0引脚上，波形分别对应发送数据和接收数据。

2.编写程序

编写程序，对串行通信的数据发送、接收、位移等进行设置和控制，具体实现过程如下：

(1) 设置移位寄存器，将需要发送的数据从高位开始存入。

(2) 设置同步信号发生器，发生用于分隔数据的同步信号。

(3) 控制寄存器进行位移操作，将数据按照顺序读出并发送。

串行通信的工作原理及应用

1. 什么是串行通信

串行通信是一种数据传输方式，在这种方式下，数据位是按照顺序一个一个地传输的。相对应的是并行通信，它是一种同时传输多个数据位的通信方式。

在串行通信中，数据位通过一个传输线依次传送，每个数据位之间由一个起始位和一个停止位分隔。这种传输方式的优点是占用较少的传输线资源，但由于需要一个接一个地传输数据位，速度较慢。

2. 串行通信的工作原理

串行通信的工作原理包括以下几个要点：

2.1 起始位和停止位

在每个数据位之间，串行通信需要加入起始位和停止位作为分隔符。起始位和停止位分别被设置为逻辑低和逻辑高，用于标识每个数据位的开始和结束。这样接收端可以通过检测起始位和停止位来判断每个数据位的位置，从而正确地解析接收的数据。

2.2 传输速率

串行通信的传输速率是指每秒传输的比特数，通常用波特率（bps）来表示。波特率越高，传输速度越快。但是在实际应用中，传输速率受到传输线路的限制，不能无限制地提高。需要在实际应用中根据需求和可用的传输线路选择合适的波特率。

2.3 容错性

串行通信在传输过程中需要保证数据的可靠性和完整性。为了提高容错性，通常会在传输的数据中添加校验位或者奇偶校验位来验证数据的正确性。接收端通过对接收到的数据进行校验，判断数据是否出错。如果校验失败，说明数据传输中存在错误，可以通过重新传输或其他方式进行错误处理。

3. 串行通信的应用

串行通信在现代通信领域有着广泛的应用，以下列举了一些常见的应用场景：

3.1 串行通信接口

串行通信接口是计算机与外部设备进行通信的重要方式之一。例如，通过串口

高速串行收发器原理及芯片设计

高速串行收发器（High-Speed Serial Transceiver）是一种用于在

数字系统中进行高速数据传输的电路。在数字通信系统中，串行数据传输

是一种将数据位按顺序传输的方式，相比于并行传输，串行传输可以显著

减少信号线的数量，提高系统的可靠性和性能。

发送器是负责将并行数据转换为串行数据进行传输的部分。发送器通

过将并行数据按照一定的时序转换为串行数据，并添加同步时钟信号，使

得接收端可以根据时钟信号恢复出原始的并行数据。发送器一般包括数据

输入缓冲区、时钟生成电路和串行输出缓冲区。

接收器是负责将串行数据转换为并行数据进行处理的部分。接收器通

过接收串行数据信号，并利用接收端的时钟信号恢复出原始的并行数据。

接收器一般包括串行输入缓冲区、时钟恢复电路和数据输出缓冲区。

时钟恢复电路用于接收端恢复发送端的时钟信号。由于在传输过程中，信号可能会受到噪声、干扰等因素的影响，导致时钟信号的相位偏移或者

抖动。时钟恢复电路通过对接收到的串行数据进行时钟提取和重新生成，

来恢复出发送端的时钟信号。

在高速串行收发器的芯片设计中，需要考虑到信号的传输速率、功耗

和抗噪声干扰能力等方面。一般来说，芯片设计需要采用高速数字电路设

计技术，以实现高速、低功耗和高抗干扰的性能要求。同时，还需要考虑

到芯片面积、功耗等因素，进行合理的电路和布局设计。

在芯片设计过程中，需要进行电路原理设计、电路模拟仿真、布图设计、物理布局与布线等阶段。通过使用优化的电路结构和设计技术，可以

实现高速串行收发器的高性能和可靠性。

高速串行收发器原理及芯片设计——基于jesd204b标准

高速串行收发器原理及芯片设计——基于

jesd204b标准

随着通信技术的不断发展，高速数据传输已经成为现代通信系统中的重要组成部分。在高速数据传输中，高速串行收发器（SerDes）起着至关重要的作用。本文将介绍高速串行收发器的原理及芯片设计，并以JESD204B标准为基础进行讨论。

高速串行收发器是一种将并行数据转换为串行数据，并通过高速串行链路进行传输的芯片。它通常由发送端和接收端两部分组成。发送端将并行数据转换为串行数据，并通过差分驱动器将其发送到传输介质上。接收端则通过差分接收器将串行数据转换为并行数据。高速串行收发器的主要功能是实现高速数据的可靠传输。

JESD204B是一种用于高速数据传输的标准，它定义了高速串行收发器的接口和协议。JESD204B标准采用了多路复用的方式，将多个数据通道通过一个高速串行链路进行传输。这种方式可以大大减少物理连接的数量，提高系统的可扩展性和灵活性。

在高速串行收发器的芯片设计中，关键的技术包括时钟恢复、数据编码和解码、差分驱动和接收等。时钟恢复是指在接收端通过接收到的串行数据恢复出发送端的时钟信号。数据编码和解码是指将并行数据转换为串行数据和将串行数据转换为并行数据的过程。差分驱动和接收是指通过差分信号进行高速数据的发送和接收。

在JESD204B标准中，时钟恢复采用了多级锁相环（PLL）的方式。发送端通过PLL产生高速时钟信号，并将其发送到接收端。接收端通

过PLL恢复出发送端的时钟信号，并用于数据的解码和时序控制。

数据编码和解码在JESD204B标准中采用了8B/10B编码方式。发

串行通信概述

张志鑫（北京理工大学信息与电子学院）

摘要：随着社会的发展，大量的设备和系统采用串行通信方式进行信息交换。现有的国际标准只对串行通信的物理层进行了定义，而设备供应商可以按照需求定义不同的数据链路层标准，采用不同的数据帧格式、封装方式和传输控制字符。本文介绍了物理层协议的串行通信技术，包括串行通信的发展史，协议，技术标准，以及串行通信的发展前景。

关键词：协议，串行通信，标准

一、串行通信的发展史

在通信领域内，有两种数据通信方式：并行通信和串行通信。随着计算机网络化和微机分级分布式应用系统的发展，通信的功能越来越重要。通信是指计算机与外界的信息传输，既包括计算机与计算机之间的传输，也包括计算机与外部设备，如终端、打印机和磁盘等设备之间的传输。

串行通信是指使用一条数据线，将数据一位一位地依次传输，每一位数据占据一个固定的时间长度。其只需要少数几条线就可以在系统间交换信息，特别使用于计算机与计算机、计算机与外设之间的远距离通信。

串行通信是指计算机主机与外设之间以及主机系统与主机系统之间数据的串行传送。使用串口通信时，发送和接收到的每一个字符实际上都是一次一位的传送的，每一位为1或者为0。

串行通信的分类

同步通信

同步通信是一种连续串行传送数据的通信方式，一次通信只传送一帧信息。这里的信息帧与异步通信中的字符帧不同，通常含有若干个数据字符。

它们均由同步字符、数据字符和校验字符（CRC）组成。其中同步字符位于帧开头，用于确认数据字符的开始。数据字符在同步字符之后，个数没有限制，由所需传输的数据块长度来决定；校验字符有1到2个，用于接收端对接收到的字符序列进行正确性的校验。同步通信的缺点是要求发送时钟和接收时钟保持严格的同步。

可编程PCI Express高速串行传输系统的设计与实现

ｍｅｔｒｎｏｈｈｒｎｂｏｄｎｅｄｂｔｅｅａｄａｒａ．ＷｈｒａｔｒｉｈｓｅｄｄｔｒｎｍｉｓｎｓｓｅｗｓｅｏｅｅｏａｐｏｅｔｎＦＧｔｅｅｆｈｇｐｅａａｔａｓｓｉｙｔｍａｍｐｌｒｄｔｒｊｃ．ＩＰＡｅａｏｄ
汪莉莉” 高
（海军工程大学电子工程学院” 武汉
岩钟建军
１０４）９０８队青岛２６４）０８１（２３部６０１
４０３）海军通信应用研究所。北京３０３（
摘
要
随着数字通信技术的飞速发展和普及，各类高速串行传输系统也得 Leabharlann Baidu了广泛应用，并在工程实践中，发挥着越
ｇｉｅｕｖｓａｓｍｍａｉｅａｏｔｓｍｅｔｃｎｌｇｉｈｓｅｄｄｔｒｎｍｉｓｏｒａａｄｔｅｖｓｉａｅｈｃｕｌｙａｄｄｖｌｐｒｚｂｕｏｅｈｏｏｙｉｈｇｐｅａａｔａｓｓｉｎａｅｎｈｎｉｅｔｔｓｔｅａｔａｉｎｅｅｏ — ｎｎｇｔ
ＷａｇＬｌＧａｎＺｏｇＪｎｕ。ｎｉｉｏＹａｈｎｉｊｎａ
（ｌｇｆＥｌｃｒｎｃＥｎｉｅｒｎｏｅＣｌｅｏｅｔｏｉｇｎｅｉｇ，Ｎａａｉ．ｏｇｎｅｉｇｖｌＵｎｖｆＥｎｉｅｒ ”，Ｗｕａ４０３）ｎｈｎ３０３

党华-基于LVDS的高速串行通信接口芯片设计-54

党华

1、个人介绍

1977年4月生于天津市，1995年9月进入北京理工大学电子工程系微电子学与固体电子学专业学习，1999年9学毕业，获得工学学士学位；同年留校工作，2001年9月进入北京理工大学电子工程系通讯技术研究所攻读硕士学位，2004年3月毕业，获得工学硕士学位；并进入北京理工大学信息与电子学院微电子所工作至今。一直从事无线通信、超大规模集成电路研究工作，讲授本科生课程《VHDL硬件描述语言》和研究生课程《VLSI设计》。以第一作者发表学术论文3篇，全部被EI收录。

2、题目：基于LVDS的高速串行通信接口芯片设计

3、题目内容

LVDS是一种电流模形式的低压差分数据传输标准，克服了以TTL 电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点。LVDS输出接口利用非常低的电压摆幅（约350mV）在两条PCB走线或一对平衡电缆上通过差分信号进行数据的传输，即低压差分信号传输。

采用LVDS输出接口，可以使得信号在差分PCB线或平衡电缆上以几百兆比特每秒的速率传输，由于采用低压和低电流驱动方式，因此，实现了低噪声和低功耗。串行传输方式是指使用一条数据传输通道(另外需要地线,可能还需要控制线)，数据在一根数据信号线上一位一位地进行传，此信号即为串行信号。并行传输方式是指多位数据通过多条传输通道同时传输。串行传输方式更能适应高速数据传输的要求，因此高速通讯芯片采用此种方式。

LVDS发射器原理图如图1所示，数字处理器产生的信号经过并

串转换电路，发送给LVDS驱动器，PLL为并串转换电路提供时钟信号，频率为并串转换器输出数据速率的1/2。

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随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈。过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流。本文阐述了介绍SERDES收发机的组成和设计，并展望了这种高速串行通信技术的广阔应用前景。

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

SERDES技术最早应用于广域网(WAN)通信。国际上存在两种广域网标准：一种是SONET，主要通行于北美；另一种是SDH，主要通行于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆(OC-192)广域网已在欧美开始实行，中国大陆已升级到2.5千兆(OC-48)水平。SERDES技术支持的广域网构成了国际互联网络的骨干网。

SERDES技术同样应用于局域网(LAN)通信。因为SERDES技术主要用来实现ISO模型的物理层，SERDES通常被称之为物理层(PHY)器件。以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE在2002年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水平，并特意制订了提供局域网和广域网无缝联接的串行WAN PHY。与此同时，SERDES技术也广泛应用于不断升级的存储区域网(SAN)，例如光纤信道。

随着半导体技术的迅速发展，计算机的性能和应用取得了长足进步。可是，传统并行总线技术——PCI 却跟不上处理器和存储器的进步而成为提高数据传输速率的瓶颈。新一代PCI标准PCI Express正是为解决计算机IO瓶颈而提出的(见表1)。PCI Express是一种基于SERDES的串行双向通信技术，数据传输速率为2.5G/通道，可多达32通道，支持芯片与芯片和背板与背板之间的通信。国际互联网络和信息技术的兴起促成了计算机和通信技术的交汇，而SERDES串行通信技术逐步取代传统并行总线正是这一交汇的具体体现。

SERDES系统的组成和设计

基于SERDES的高速串行接口采用以下措施突破了传统并行I/O接口的数据传输瓶颈：一是采用差分信号传输代替单端信号传输，从而增强了抗噪声、抗干扰能力；二是采用时钟和数据恢复技术代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。

一个典型SERDES收发机由发送通道和接收通道组成(见图1)：编码器、串行器、发送器以及时钟产生电路组成发送通道；解码器、解串器、接收器以及时钟恢复电路组成接收通道。顾名思义，编码器和解码器完成编码和解码功能，其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从并行到串行和从串行到并行的转换。串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现。解串器需要时钟和数据恢复电路(CDR)，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准。另外还有一些辅助电路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等。

通信标准制订了严格的性能指标以确保系统的可靠性和互用性。SERDES芯片的主要性能指标包括抖动产生、抖动容忍、抖动转移以及系统误码率(BER)等。抖动产生取决于时钟发生电路特别是压控振荡器(VCO)的相位噪声；抖动容忍取决于时钟恢复电路容忍抖动的能力，而抖动转移是在用作中继器时必须满足的指

标，同时取决于时钟发生和时钟恢复电路的性能。系统误码率(通常要求低于10-12)由时钟抖动性能、发送器信号幅度、接收器灵敏度以及链路信道特性共同决定。对于普通FR4印刷电路板而言，趋肤效应和介质损耗导致的码间(intersymbol)干扰是限制背板传输速率和距离的最主要因素。因此，信号均衡甚至自适应均衡技术正在成为SERDES芯片的核心技术。信号均衡技术可以在发送端实现，称之为预加重(pre-emphasis)，也可以在接收端实现，例如判决反馈均衡。目前采用先进的均衡技术可以实现40英寸(1米)距离的10G背板传输。

SERDES芯片的设计需要模拟和数字两方面即混合信号的设计经验。例如锁相环的设计，其中压控振荡器属于模拟电路，而检相器和分频器属于数字电路。SERDES芯片普遍采用低成本、低功耗的CMOS工艺，但CMOS工艺往往达不到高速混合信号的速度要求。因此设计人员必须采用特殊的高频宽带电路设计技术，例如螺旋电感可以用来提高电路速度和带宽。另外，模拟和数字电路共存于同一硅片上，容易产生电源同步噪声(SSN)和地反弹以及信号串扰。因此保持信号的完整性是混合信号设计人员面临的一项挑战。与此同时，芯片封装和印刷电路板的设计与仿真也是SERDES设计不可或缺的一环。当前SERDES设计逐渐IP(知识产权)化，即SERDES收发器作为商业化IP模块而嵌入到需要高速I/O接口的大规模集成电路中。

SERDES技术的应用

最早用于光纤通信的SERDES技术会继续在信息高速公路的建设中发挥主导作用。而计算机和通信的融合为SERDES技术开辟了更为广阔的应用前景。基于SERDES技术的高速串行接口正在成为一种通用的IO 接口标准。近年来世界上有多个标准组织已经或正在制订从1G到10G的高速串行接口标准(见表2)。

1~6G+SERDES产品为当前高速串行接口标准的主流，其中2.5G/3.125G为第一代产品，5G/6.25G为第二代产品。这些芯片采用0.18微米的CMOS工艺就可以实现。

信息高速公路主要由以光纤作为传输媒体的广域网(SONET)和局域网(以太网)组成。广域网和局域网分别向近距离和远距离渗透，在城域网(MAN)交汇。而且，在广域网上传输以太网数据包的协议(Ethernet over SONET)使得广域网和局域网的界限更为模糊。随着互联网络信息流量的增长，对信息存储容量的需求也大大增长。目前有三种常用的信息存储方式：直接连接存储(DAS)、网络连接存储(NAS)和专用存储区域网(SAN)。最简单的直接连接存储是通过小型计算机系统接口(SCSI)把磁盘驱动器直接连接到服务器上。网络连接存储是把存储设备连接到局域网而存储信息的传输需要通过局域网进行。SAN采用光纤信道技术，是连接服务器和存储设备的专用网络。

SERDES技术的应用从光纤通信发展到计算机通用I/O接口，其传输媒体也由光纤发展到铜线或背板。InfiniBand是一种采用电缆或背板作为传输媒体的高速串行接口，主要用于数据中心服务器和存储设备之间的通信。RapidIO是一种面向嵌入式系统的总线结构，有并行和串行两种规范，主要用于嵌入系统的处理器总线，局部I/O总线及背板。光互联论坛(OIF)制订了多种光纤通信芯片之间的接口标准，其中公共电气接口(CEI)把背板通信速率提高到6G和11G的水平。作为计算机接口技术从并行向串行的标志性转变，PCI Express将会取代PCI和PCI-X而成为外围设备(网络、存储和视频)的通用高速接口标准。在此转变过程中，提供向下兼容的“桥接器件”会率先推向市场，随后是完全基于PCI Express的外围设备板卡。与此同时，PCI Express的应用也向通信领域拓展，基于PCI Express架构的“先进交换”就是面向通信而提出的。PCI工业计算机制造商协会(PICMG)正在制订一系列称之为先进电信计算架构(AdvancedTCA)的规范，包括对背板、电源、散热、机械和系统管理等方面的要求，旨在为下一代电信设备提供标准化的通用平台。