用JKFF触发器设计一个模为4的加法计数器
[整理版]模4计数器
实验一
模4计数器
一、实验目的
采用图形输入法设计模4计数器,并进行下载验证;能基本熟练其使用方法。
二、实验设备及内容
1)PC一台;
2)QuartusII配套软件;
以模4计数器为例,完成QuartusII工程设计过程:创建工程文件、电路设计、编译综合、仿真验证、管脚配置、编程下载、硬件验证测试等等。
三、实验方法
实验方法:
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤:
1、创建工程文件
1)指定工程文件名。选择File---> New Project Wizard命令,要求工程文件名和顶层实体名一致。
2)添加源文件和用户库。本实验略去。
3)选择目标器件。Family中选Flex10k ,Target device选中Specific device selected in “Avaiable device”list 确定器件型号EPF10K20TI144-4。
4)选择第三方EDA工具。本工程默认为None.
5)工程信息确认。
2、设计输入(图形法)
1)创建设计文件。选择File-→new命令,然后选中Block Diagram/Schematic File。2)元件的放置,元件命名及连接,完成后保存文件。
3、编译
选择Processing→Compiler Tool,然后单击Start进行全编译。
4、仿真功能验证
1)建立波形文件。菜单File→New,选择V ector Waveform F ile。
淮北师范大学数字电路实验
数字电路实验讲义
淮北师范大学电子技术实验室
2008 年6 月
实验目录
实验一组合逻辑电路 (2)
实验二集成触发器 (5)
实验三集成计数器 (9)
实验四移位寄存器 (12)
实验五555定时器及应用 (15)
实验六顺序脉冲发生器和脉冲分配器 (17)
实验一组合逻辑电路
一、实验目的
1.熟悉用中规模集成电路实现组合电路的方法。
二、实验器材
1.数字电路实验箱一台
2.万用表一只
3.四——二输入与非门74LS00 二块
4.二——四输入与非门74LS20 一块
5.四异或门74LS86 一块
6.双四选一选择器74LS153 一块
7.三线——八线译码器74LS138 一块
三、预习内容:
1.复习组合逻辑电路的分析方法、设计方法。
2.复习全加器、数据选择器、译码器的工作原理。
3.查阅有关资料和手册,熟悉实验中所用芯片或器件的性能、特点,学会正确使用。
四、实验内容与方法
1、四选一电路功能测试
双四选一数据选择器74LS153逻辑符号和功能表分别如图2-1 和表2-1所示。芯片的外引线排列图见附录。其中
A、0A为地址选择输入端,3D、
1
D、1D、0D为数据输入端。
2
表2-1
S 为输出控制端(选通端)
。选通和输入端均接逻辑开关,输出接发光二极管,在3D 、2D 、1D 、0D 状态不确定的条件下,改变1A 、0A 的状态,观察输出并填入表2-2,检查其功能是否与功能表一致。
2.试用一片 74LS153 和反相器实现一位全加器电路,完成电路的连线并检查电路功能。
3 .三线——八线译码器 74LS138 电路功能测试:
《数字电子技术项目教程》项目4 4位二进制数加法数码显示
2.电路安装
1)将检测合格的元器件按电路图连接安装在面包板上。 2)插接集成电路时,使两排引脚与底板上插孔对应,轻轻用力 将电路插上。 3)导线应粗细适当,一般选取直径为0.6~0.8mm的单股导线, 最好用不同色线以区分不同用途。 4)布线应有次序地进行,按信号源的顺序从输入到输出依次布 线。 5)连线应避免过长,避免从集成元件上方跨越,避免多次的重 叠交错,以利于布线,更换元件,以及故障检查和排除。 6)电路布线应整齐、美观、牢固。水平导线应尽量紧贴底板。 7)安装过程要细心,防止导线绝缘层被损伤,不要让线头、螺钉、 垫圈等异物落入安装电路中,以免造成短路或漏电。 8)电路安装完后,检查电路连接,确认无误后再接入电源。
项目4 4位二进制数加法
数码显示电路的制作
4.1 项目描述
ቤተ መጻሕፍቲ ባይዱ
本项目通过全加器逻辑功能验证、数值比 较器逻辑功能验证技能训练,4位二进制数 加法数码显示电路的制作,将数制、码制、 半加器、全加器、比较器等相关知识内容 有机融合。 项目要求 二进制数加法数码显示电路,能实现4位二 进制数相加,并能通过译码显示电路实现 数码显示。
将两个多位二进制数相加时,除了将两个同位数 相加外,还应加上来自相邻低位的进位,实现这 种运算的电路称为全加器。 全加器具有三个输入端,A、B为被加数和加数, Ci-1是来自低位的进位输入,两个输出端,Ci是向 高位的进位输出,Si是本位和输出。 写出输出逻辑表达式
74ls193十进制加减减法计数器电路
74ls193十进制加减减法计数器电路
74LS193是一种十进制加减计数器电路,它具有广泛的应用。本文将详细介绍74LS193的工作原理和功能特点。
1.74LS193的工作原理
74LS193是一种四位二进制计数器,它可以实现十进制的加减减法操作。通过在输入端接入由控制信号和时钟信号控制的二进制数据输入,74LS193可以根据输入信号的变化实现不同的计数操作。
2.74LS193的功能特点
(1)四位计数器:74LS193是一种四位计数器,可以用来计算0到9之间的数字。
(2)加减减法功能:74LS193不仅可以进行加法运算,还可以实现减法运算。通过控制端的输入信号,可以选择进行加法或减法操作。
(3)同步计数:74LS193采用同步计数方式,即在时钟信号的控制下,所有计数位同时进行计数,确保了计数的准确性。
(4)输出显示:74LS193的输出端有四个计数位和进位输出位,可以实时显示计数结果。
3.74LS193的应用领域
(1)计数器:由于其计数功能,74LS193广泛应用于各类计数器电路中,如频率计数器、电子表、工业自动化等。
(2)加减器:由于其加减减法功能,74LS193也可以应用于数字加减运算器中,如数字计算机、计算器等。
(3)时序控制:74LS193也可以用于时序控制电路中,通过对计数信号的控制,实现时序操作,如时钟分频、频率分析等。
本文介绍了74LS193十进制加减减法计数器电路的工作原理和功能特点。74LS193是一种四位二进制计数器,具有加减减法功能,采用同步计数方式,输出结果准确可靠。它在计数器、加减器和时序控制电路等领域有着广泛的应用。通过深入理解和熟练运用74LS193,我们可以设计出高效、稳定的数字电路系统,满足不同应用的需求。
用JKFF触发器设计一个模为4的加法计数器
解:
步骤1分析题意。
由题意知,待设计的护送鼓起默认为模4计数,且不要求加载初值。故电路只需时钟输入端clk,clk作为电路的同步时钟,不必当做输入变量对待;输出一个4进制数2个输出端,记为Q1Q2。要有输出信号Z,故共需要3个输出端。因输出量Q1Q2就是计数值,故采用Moore型电路较为合适。
步骤2建立原始状态图
模4计数器要求有4个记忆状态,且逢4进1。由此作图:
/Z Baidu Nhomakorabea0
/1 /0
/0
步骤3状态分配
由于最大模值为4,因此必须取最大代码位数n=2.假设令S0=00,S1=01,S2=10,S3=11,则可以做出状态转移表:
步骤4选触发器,求时钟,输出,状态,驱动方程。
因需要2个二进制代码,选用2个CP下降沿触发的JK触发器,分别用FF0,FF1表示。
由于采用同步方案,故时钟方程为:
CP0=CP1=CP2
由表可以做出次态卡诺图及输出卡诺图,根据卡诺图求出次态方程式,不化简,以便使之与JK触发器的特性方程的形式一致。
输出方程式:
Q QQ
Q1n+1=Q1 Q2
Q2n+1=(Q1)
括号表示非
Z=Q1Q2
与JK触发器的特性方程Qn+1=JQn+KQn比较可得到驱动方程式
数字电子技术-JK触发器-
图3-18 边沿JK触发器的逻辑符号
(a)下降沿触发 (b)上升沿触发
常见的JK触发器有主从结构的,
也有边沿型的。
3
1. 同步JK触发器的电路结构及工作原理
S
1
ҧ
0→1 2. JK触发器的功能表
S
表3-7
R
JK触发器功能表
1
置J
1
R
ത
1→0
4
3. 时序图(以CP下降沿触发的JK触发器为例)
⑴ 逻辑符号
“∧”表示边沿触发方式,
非号“-”:表示低电平有效,
加小圆圈“ο”:表示低电平有效触发或下降沿有效触发,
不加小圆圈“ο”:表示高电平有效触发或上升沿有效触
发。
19
⑵ 功能表
D
Qn+1
0
0
1
1
20
2. 触发方式
(1) 基本RS触发器
直接电平触发(低电平有效/高电平有效),无CP
(2) 同步触发
CP的(高/低)电平期间触发,
在整个电平期间接收信号RS/JK/D/T,
在整个电平期间状态相应更新,所以存在空翻。
(3) 边沿触发
只在CP的↑或↓边沿触发,
只在CP的↑或↓边沿接收信号RS/JK/D/T,
只在CP的↑或↓边沿状态更新,克服了空翻。
四位二进制加法计数器
顶层源程序:
6
底层JK触发器源程序:
7
由顶层源程序生成的等效电路图:
8
仿真波形:
输出端口Q 转换成16进制:
9
四位二进制加法计数器
应用原件例化语句 ,将四个工作在J=1和 K=1条件下的JK触发器级联成一个四位二进制 加法计数器。
1
方法一:JK触发器不设置JK端口
底层JK触发器:
2
ቤተ መጻሕፍቲ ባይዱ 顶层源程序:
3
由顶层源程序生成的等效电路图:
4
仿真波形:
黄线位置是由计数最大值“1111”跳变为最小值“0000”.
5
方法二:JK触发器保留JK端口,原件例化时将其映射为 ’1’
四位加法计数器74LS161
课后小结:
计数器是一种应用十分广泛的时序电路,除 用于计数、分频外,还广泛用于数字测量、运算 和控制,从小型数字仪表,到大型数字电子计算 机,几乎无所不在,是任何现代数字系统中不可 缺少的组成部分。 计数器可利用触发器和门电路构成。但在实 际工作中,主要是利用集成计数器来构成。在用 集成计数器构成N进制计数器时,需要利用清零 端或置数控制端,让电路跳过某些状态来获得N 进制计数器。
CO LD
CR CP D0
D1 D2 D3 CTP GND
CR D0
D1 D2 D3
(a) 引脚排列图
(b) 逻辑功能示意图
注意:161与160的不同之处是采用的进制不同。
例1 使用十进制同步加法计数器CT74LS160构成七进制计数器。 解 利 1) 利用同步并行置数功能 (7-1)10=(6)10=(0110)2, 用同步并行置数 D3D2D1D0 = 0000, 同时使: = 。 这样在第6个CP到后(Q2=Q1=1),就有
复习及提问: 1.什么是半加器、全加器? 2.全加器的真值表。 思考题::P139 1 作业题: P139 4; P152 2-12 2-13 预习:寄存器CT74LS194功能
1 1 1
1 1 1
1 0 ×
1 × 0
↑ × ×
× × ×
× × ×
× × ×
× × ×
最新利用D触发器构成计数器
最新利⽤D触发器构成计数器
数字电路实验设计:
D触发器组成的4位异步⼆进制加法计数器⼀、选⽤芯⽚74LS74,管脚图如下:
说明:74LS74是上升沿触发的双D触发器, D触发器的特性⽅程为
⼆、设计⽅案:
⽤触发器组成计数器。触发器具有0 和1两种状态,因此⽤⼀个触发器就可以表⽰⼀位⼆进制数。如果把n个触发器串起来,就可以表⽰n位⼆进制数。对于⼗进制计数器,它的10 个数码要求有10 个状态,要⽤4位⼆进制数来构成。下图是由D触发器组成的4位异步⼆进制加法计数器。
三、实验台:
四、布线:
1、将芯⽚(1)的引脚4、10连到⼀起,
2、将芯⽚(2)的引脚4、10连到⼀起,
3、将芯⽚(1)的引脚10和芯⽚(2)的引脚10连到⼀起,
4、将芯⽚(1)的引脚10连到+5V;
5、将芯⽚(1)的引脚1、13连到⼀起,
6、将芯⽚(2)的引脚1、13连到⼀起,
7、将芯⽚(1)的引脚13和芯⽚(2)的引脚13连到⼀起,
8、将芯⽚(1)的引脚13连到+5V;
9、将芯⽚(1)的引脚3接到时钟信号CP
10、将芯⽚(1)的引脚2、6接到⼀起,再将引脚2接到引脚11
11、将芯⽚(1)的引脚8、12接到⼀起,再将芯⽚(1)的引脚8接到芯⽚(2)的引脚3
12、将芯⽚(2)的引脚2、6接到⼀起,再将引脚6接到引脚11
13、将芯⽚(1)的引脚5、9分别接到Q0、Q1,再将芯⽚(2)的引脚5、9分别接到Q2、Q3
14、分别将两芯⽚的14脚接电源+5V,分别将两芯⽚的7脚接地0V。
五、验证:
接通电源on,默认输出原始状态0000
每输⼊⼀个CP信号(单击CP),的状态就会相应的变化,变化规律为0000(原始状态)、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111
用JKFF触发器设计一个模为4的同步计数器上课讲义
用J K F F触发器设计一个模为4的同步计
数器
题目:用JKFF 触发器设计一个模为4的加法计数器
步骤1 分析题意。
由题意知,待设计的模4同步计数器,且不要求加载初值。故电路只需时钟输入端clk ,clk 作为电路的同步时钟,不必当做输入变量对待;输出一个4进制数2个输出端,记为Q0Q1。要有输出信号Z ,故共需要3个输出端。因输出量Q0Q1就是计数值,故采用Moore 型电路较为合适。
步骤2 建立原始状态图
模4计数器要求有4个记忆状态,且逢4进1。由此作图: /z
−−
/↑/1 ↓/0
−−←0
/步骤3 状态分配
由于最大模值为4,因此必须取最大代码位数n=2.假设令S 0=00,S 1=01,S 2=10,S 3=11,则可以做出状态转移表:
步骤4 选触发器,求时钟,输出,状态,驱动方程。
因需要2个二进制代码,选用2个CP 下降沿触发的JK 触发器,分别用FF 0,FF 1表示。
由于采用同步方案,故时钟方程为: CP 0=CP 1=CP 2
由表可以做出次态卡诺图及输出卡诺图,根据卡诺图求出次态方程式,不化简,以便使之与JK 触发器的特性方程的形式一致,与JK 触发器的特性方程
n n
n Q K Q J Q
+=+1
比较可得到驱动方程式。
10Q n =+,
1
0,10Q K Q J ==
11101011,1,Q K J Q Q Q Q Q n ==
+=+
10Q Q Y =
步骤5 检查电路能不自启动
1
010Q Q Q n ⊕=+=0
1
0101n 1Q Q Q Q Q +=+=0
可见11的次态为有效状态00,电路能够自动启动。
JK触发器实现7进制计数器
Q1n+1=(Q2⊕Q3)(Q1+Q1) = (Q2⊕Q3)Q1+ (Q2⊕Q3) Q1
Q2n+1=Q1(Q2+Q2)+Q2Q3= (Q1+Q3) Q2 +Q1Q2 Q3n+1=Q2(Q3+Q3)= Q2 Q3+Q2Q3
驱动方程:
J1= Q2⊕Q3,K1= Q2⊕Q3 J2= Q1Q3,K1= Q1 J3= Q2,K1= Q2 输出方程: C=Q1 Q2 Q3
画出分解的次态卡诺图,并化简求出电路的状态方程
以上三个卡诺图中的卡诺圈均没有包含任意项X, 即已把任意项视为了0,也就是说如果电路若进入 000状态,它的次态将仍为000态。可见这样设计 的电路是不能自启动的。 为了使所设计的电路 能自启动,可将Q1的次态 卡诺图的化简作如下改动, 增加一卡诺圈,如图
•
ቤተ መጻሕፍቲ ባይዱ
请同学们用JK触发器设计一个十进制计 数器。 • (1) 参考数字电路书本,掌握时序电路 的基本设计方法。要求画出卡纳图,求出 状态方程、驱动方程,画出电路原理图。 • (2) 在Multisim 8上仿真通过,用七段数 码显示管来指示。
由给出的状态转换图可画出电路的次态卡诺图画出分解的次态卡诺图并化简求出电路的状态方程以上三个卡诺图中的卡诺圈均没有包含任意项x即已把任意项视为了0也就是说如果电路若进入000状态它的次态将仍为000态
四位二进制加法计数器真值表
四位二进制加法计数器真值表
其中,A3A2A1A0和B3B2B1B0分别表示加数和被加数的四个二进制位,Ci表示进位,Co表示进位溢出(即最高位是否进位),S3S2S1S0表示加法的结果(四个二进制位)。
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2022年保险职业学院公共课《C语言》科目期末试卷B(有答案)
2022年保险职业学院公共课《C语言》科目期末试卷B(有答案)
一、填空题
1、结构化程序由________、________ 、________ 3种基本结构组成。
2、鸡兔共有30只,脚共有90只,下面程序段是计算鸡兔各有多少只。请填空。
for(x=0;x<=30;x++)
{y=30一x;
if(_______)printf("%d,%d\n",x,y);
}
3、下面add函数的功能是求两个参数的和,并将和值返回调用函数。函数中错误的部分是_______,改正后为_______。
void add(float a,float b)
{float c;
c=a+b;
return c;
}
4、设x=10100011,若要通过x*y使x的高4位取反,低4位不变,则y的二进制数是_______。
5、设x是一个整数(16bit),若要通过xly使x低8位置1,高8位不变,则y的八进制数是_______。
6、C语言所提供的基本数据类型包括:单精度型、双精度型、_______、_______和_______。
7、为建立如图10-5所示的存储结构(即每个结点两个域,data是数据域,next是指向结点的指针域),请将定义补充完整。
struct s{char data;
_______
}node;
8、下面程序wdm的运行结果是_______。
int i,x[10]={2,3,0,3,0,2,3,2,1,3},y[4]={0};
for(i=0;i<10;i++)y[x[i]]++;
printf("%d\n",y[3]);
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计:
D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74,管脚图如下:
说明:74LS74是上升沿触发的双D触发器, D触发器的特性方程为
二、设计方案:
用触发器组成计数器。触发器具有0 和1两种状态,因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来,就可以表示n位二进制数。对于十进制计数器,它的10 个数码要求有10 个状态,要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台:
四、布线:
1、将芯片(1)的引脚4、10连到一起,
2、将芯片(2)的引脚4、10连到一起,
3、将芯片(1)的引脚10和芯片(2)的引脚10连到一起,
4、将芯片(1)的引脚10连到+5V;
5、将芯片(1)的引脚1、13连到一起,
6、将芯片(2)的引脚1、13连到一起,
7、将芯片(1)的引脚13和芯片(2)的引脚13连到一起,
8、将芯片(1)的引脚13连到+5V;
9、将芯片(1)的引脚3接到时钟信号CP
10、将芯片(1)的引脚2、6接到一起,再将引脚2接到引脚11
11、将芯片(1)的引脚8、12接到一起,再将芯片(1)的引脚8接到芯片(2)的引脚3
12、将芯片(2)的引脚2、6接到一起,再将引脚6接到引脚11
13、将芯片(1)的引脚5、9分别接到Q0、Q1,再将芯片(2)的引脚5、9分别接到Q2、Q3
14、分别将两芯片的14脚接电源+5V,分别将两芯片的7脚接地0V。
五、验证:
接通电源on,默认输出原始状态0000
每输入一个CP信号(单击CP),的状态就会相应的变化,变化规律为0000(原始状态)、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111
二进制加法计数器74ls163
3. 74LS163逻辑功能
同同保保
步 清
步 置
持 功
持 功
功
能
表
计数功能
零 数 能 能输入
输出
CLR LD ENP ENT CLK D C B A QDQCQBQA
1
0
D3 D2 D1 D0 0 0 0 0 1
10
D3 D2 D1 D0 D3 D2 D1 D0
110
D3 D2 D1 D0 Q D Q C Q B Q A
ENP ENT
74LS163
LD
1
CLK
RCO
D C B A CLR
1 图4 74ls163逻辑符号图
3. 74LS163逻辑功能
同同保保
步 清
步 置
持 功
持 功
功
能
表
零 数 能 能输入
输出
CLR LD ENP ENT CLK D C B A QDQCQBQA
x
0
D3 D2 D1 D0 0 0 0 0 0
10
D3 D2 D1 D0 D3 D2 D1 D0
110
D3 D2 D1 D0 Q D Q C Q B Q A
110
D3 D2 D1 D0 Q D Q C Q B Q A
^
保 QDQCQBQA 持
功 能
实验八 时序逻辑电路设计实验
实验八时序逻辑电路设计实验
一、实验概述
本实验是使用74LS74双D触发器构成一个扭环形计数器,以及使用74LS112双JK触发器构成三进制加法计数器。
二、实验目的
1、掌握简单的时序电路的设计方法
2、掌握简单时序电路的调试方法
三、实验预习要求
1、查找74LS74、74LS11
2、74LS00芯片引脚图,并熟悉引脚功能
2、复习教材中异步2n进制计数器构成方法及同步2n进制计数器构成方法的内容
3、复习同步时序电路和异步时序电路的设计方法
4、设计画出用74LS74构成异步四进制减法计数器的逻辑电路图
5、设计画出用74LS112构成同步四进制加法计数器的逻辑电路图
四、实验原理
时序逻辑电路是数字逻辑电路的重要组成部分,时序逻辑电路又称时序电路,主要由存储电路和组合逻辑电路两部分组成。它和我们熟悉的其他电路不同,其在任何一个时刻的输出状态由当时的输入信号和电路原来的状态共同决定,而它的状态主要是由存储电路来记忆和表示的。同时时序逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路而言,往往具有难度大、电路复杂并且应用范围广的特点。时序逻辑电路通常可以分为同步时序逻辑电路和异步时序逻辑电路两大类。
同步时序逻辑电路
从构成方式来讲,同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上,同步电路的时序电路公用同一个时钟,而所有的时钟变化都是在时钟的上升沿(或下降沿)完成的。
同步逻辑是时钟之间存在固定因果关系的逻辑,所有时序逻辑都是在同源时钟控制下运行。注意,在用Verilog HDL实现时,并不要求是同一时钟,而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方,且初相位相同的时钟。
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模4计数器要求有4个记忆状态,且逢4进1。由此作图:
Baidu Nhomakorabea/Z /0
/1 /0
/0
步骤3状态分配
由于最大模值为4,因此必须取最大代码位数n=2.假设令S0=00,S1=01,S2=10,S3=11,则可以做出状态转移表:
步骤4选触发器,求时钟,输出,状态,驱动方程。
因需要2个二进制代码,选用2个CP下降沿触发的JK触发器,分别用FF0,FF1表示。
用JKFF触发器设计一个模为4的加法计数器
解:
步骤1分析题意。
由题意知,待设计的护送鼓起默认为模4计数,且不要求加载初值。故电路只需时钟输入端clk,clk作为电路的同步时钟,不必当做输入变量对待;输出一个4进制数2个输出端,记为Q1Q2。要有输出信号Z,故共需要3个输出端。因输出量Q1Q2就是计数值,故采用Moore型电路较为合适。
由于采用同步方案,故时钟方程为:
CP0=CP1=CP2
由表可以做出次态卡诺图及输出卡诺图,根据卡诺图求出次态方程式,不化简,以便使之与JK触发器的特性方程的形式一致。
输出方程式:
Q QQ
Q1n+1=Q1 Q2
Q2n+1=(Q1)
括号表示非
Z=Q1Q2
与JK触发器的特性方程Qn+1=JQn+KQn比较可得到驱动方程式