用JKFF触发器设计一个模为4的加法计数器

输入输出cpqqq1n1q1q2与jk触发器的特性方程qn1jq比较可得到驱动方程式j0q2k0q2j1q1k1q1步骤5检查电路能不自启动q1n1q1q20可见11的次态为有效状态00电路能够自动启动
用JKFF触发器设计一个模为4的加法计数器
解：
步骤1分析题意。
由题意知，待设计的护送鼓起默认为模4计数，且不要求加载初值。故电路只需时钟输入端clk，clk作为电路的同步时钟，不必当做输入变量对待；输出一个4进制数2个输出端，记为Q1Q2。要有输出信号Z，故共需要3个输出端。因输出量Q1Q2就是计数值，故采用Moore型电路较为合适。
由于采用同步方案，故时钟方程为：
CP0=CP1=CP2
由表可以做出次态卡诺图及输出卡诺图，根据卡诺图求出次态方程式，不化简，以便使之与JK触发器的特性方程的形式一致。
输出方程式：
Q QQ
Q1n+1=Q1 Q2
Q2n+1=(Q1)
括号表示非
Z=Q1Q2Байду номын сангаас
与JK触发器的特性方程Qn+1=JQn+KQn比较可得到驱动方程式
步骤2建立原始状态图
模4计数器要求有4个记忆状态，且逢4进1。由此作图:
/Z /0
/1 /0
/0
步骤3状态分配
由于最大模值为4，因此必须取最大代码位数n=2.假设令S0=00，S1=01，S2=10，S3=11，则可以做出状态转移表：
步骤4选触发器，求时钟，输出，状态，驱动方程。
因需要2个二进制代码，选用2个CP下降沿触发的JK触发器，分别用FF0，FF1表示。

单片机汇编4位有符号位加法

单片机汇编4位有符号位加法首先，我们需要了解有符号位加法的基本原理。

在计算机中，有符号数通常使用补码表示。

补码是一种能够同时表示负数和正数的编码方式，其计算方式如下：- 对于正数，其补码和原码相同；- 对于负数，其补码是其绝对值的原码取反后加1。

在单片机中，我们可以利用这种补码表示的特性来实现有符号位加法。

下面将介绍一种基于补码的有符号位加法实现算法。

首先，我们需要准备两个有符号数，分别表示为A和B。

这两个有符号数以补码的形式存储在内存中。

我们首先需要将这两个有符号数加载到通用寄存器中，以便进行加法运算。

接下来，我们使用通用寄存器进行加法运算。

在单片机汇编中，通用寄存器可以直接执行加法指令，因此我们不需要额外的算法实现来进行加法运算。

在加法运算完成后，我们得到了两个有符号数的和，存储在通用寄存器中。

接着，我们需要检查加法结果是否溢出。

在有符号位加法中，溢出是一个很重要的问题。

当两个有符号数相加时，可能会产生溢出，导致结果不准确。

在单片机汇编中，我们可以通过检查进位和溢出标志位来判断是否发生了溢出。

如果发生溢出，我们需要进行相应的处理，例如输出错误信息或者进行溢出处理。

最后，我们将加法结果存储回内存中，以便后续程序使用。

在存储结果时，需要注意将补码转换回原码，以确保结果的正确性。

在实际开发中，有符号位加法的实现还可能涉及其他问题，如数据类型转换、数据对齐、运算精度等。

针对这些问题，我们需要设计合理的算法和代码实现来保证程序的正确性和效率。

综上所述，实现单片机汇编4位有符号位加法需要一定的算法设计和代码实现。

只有通过合理的结构设计和精确的算法实现，才能确保有符号位加法的准确性和可靠性。

在实际开发中，我们需要充分了解有符号数的特性和补码表示法，以确保实现的正确性和稳定性。

JK触发器和加法计数器

触发器清零
查阅
VCC 5V
演示
J2
GND
Key = J J4
Key = K
GND VCC
J3
Key = C J5
JK触发器的逻辑功能
Q0
1
U1A
2.5 V Q1
14 1J
1Q 12
6
1 1CLK
3
3 1K
~1Q 13
5
2 ~1CLR
2.5 V
2
74LS73D
4
Key = R
归纳
CP ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
第4单元触发器
JK触发器和加法计数器
✓掌握JK触发器的逻辑功能 ✓了解加法计数器工作原理
计数脉冲顺序 0
Q4 Q3 Q2 Q1
0000
1
0001
2
0010
3
0011
4
0100
5
0 10 1
6
0110
7
0111
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
0
1
加圈表示 00 下降沿触发
10
触发器的“0”态
01，11
触发器的“1”态
学生仿真多少进制计数器？
记下全部状态，画出状态图
计数脉冲信号模拟开关
触发器清零
16
0000
认识
计数器的基本原理
计数器(Counter)：用于计算输入脉冲的个数。
Q=0；1
计数脉冲信号

用JKFF触发器设计一个模为8的加法计数器

题目：用JKFF 设计模为8的加法计数器步骤1：分析题意根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。

电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。

要有输出信号Y ，故共需要3个输出端。

因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。

步骤2：建立原始状态图模8加法器要求逢8加1,。

有此状态图做出如图所示。

需要8个状态故不需要化简。

/Y /0 /0 /0S0→S1→S2→S3 ↑/1 ↓/0 S7←S6←S5←S4/0 /0 /0步骤3：状态分配。

由于最大模的值为8，因此必须取代码位数n=3。

假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。

步骤4：选触发器，求时钟、输出、状态、驱动方程。

因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。

有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。

与J-K 触发器的特性方程nn n QK Q J Q+=+1比较得到驱动方程输入现态次态输出CP Q2 Q1 Q0 12+n Q11+n Q1+n QY 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 71111nn Q Q 01=+10=J 10=Knn n n n Q Q Q Q Q 101011+=+ nQ J 01=nQ K 01=nn n n n n n n Q Q Q Q Q Q Q Q 122012012++=+nn n Q Q Q Y 210=nnQ Q K J 1022==步骤5：画出逻辑电路图nQ 0nnQ Q 1200 01 11 100 1 1 1 1 1nQ 0nnQ Q 1200 01 11 100 0 1 1 0 11nQ 0nn Q Q 120001 11100 0 0 1 1111nQ 0nnQ Q 12000111100 0 0 0 0 11。

用JK触发器和门电路设计一个4位格雷码计数器

福建农林大学金山学院课程设计报告课程名称：数字逻辑课程设计题目：用JK触发器和门电路设计一个4位格雷码计数器姓名：系：专业：年级：学号：指导教师：职称：2011年6 月29 日用JK触发器和门电路设计一个4位格雷码计数器一、实验目的1、用JK触发器和门电路设计一个4位格雷码计数器。

2、加强对格雷码的认识。

3、熟悉对JK触发器的使用。

4、利用仿真软件Multisim11.0对数字电路进行仿真和实现。

二、仿真软件Multisim介绍（注：因为本课程设计用的是2011年的版本，所以对此进行简单的介绍）⑴仿真软件Multisim11.0：NI Multisim软件是一个专门用于电子电路仿真与设计的EDA工具软件。

作为 Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。

NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。

学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。

NI Multisim软件绝对是电子学教学的首选软件工具。

⑵特点：①直观的图形界面。

②丰富的元器件。

③强大的仿真能力。

④丰富的测试仪器。

⑤完备的分析手段。

⑥独特的射频(RF)模块。

⑦强大的MCU模块。

⑧完善的后处理。

⑨详细的报告。

⑩兼容性好的信息转换。

三、实验步骤（包括设计过程、仿真结果和结果分析）⒈设计过程6 0 1 0 1 07 0 1 0 0 08 1 1 0 0 09 1 1 0 1 0 10 1 1 1 1 0 11 1 1 1 0 0 12 1 0 1 0 0 13 1 0 1 1 0 14 1 0 0 1 0 15 1 0 0 0 1 16 0 0 0 0 0② 按状态转换表的计数顺序可得****3210Q Q Q Q 的卡诺图：从而分别得出*3Q 、*2Q 、*1Q 、*0Q 、C 的卡诺图：③ 由卡诺图得出状态方程和输出方程：*''''''''3313021021032103()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+ |*''''''2212031031023102()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+*'''11032032023010321(()')(())'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=⊕+⊕*'''''''032132132132132103210()'()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =+++=⊕⊕+⊕⊕'''3210C Q Q Q Q =④ 又JK 触发器的特性方程为：*''Q JQ K Q =+,所以可得驱动方程：''3210J Q Q Q =，'''3210K Q Q Q = ''2310J Q Q Q =，'2310K Q Q Q =1320()'J Q Q Q =⊕，1320()K Q Q Q =⊕ 0321()'J Q Q Q =⊕⊕，0321K Q Q Q =⊕⊕⑤ 由驱动方程可画出逻辑电路图：⒉仿真结果①原理图如下：②部分波形图如下：⑴0000~1101⑵1101~0011③电路状态变化如下：⑴32100000Q Q Q Q=,0C=⑵32100001Q Q Q Q=,0C=⑶32100011Q Q Q Q=,0C=3210⑸32100110Q Q Q Q=,0C=⑹32100111Q Q Q Q=,0C=3210⑻32100100Q Q Q Q=,0C=⑼32101100Q Q Q Q=,0C=3210⑾32101111Q Q Q Q=,0C=⑿32101110Q Q Q Q=,0C=3210⒁32101011Q Q Q Q=,0C=⒂32101001Q Q Q Q=,0C=. '. ⒃32101000Q Q Q Q =,1C =⒊结果分析当3Q 、2Q 、1Q 、0Q 从00001000:完成一个循环时，进位输出C 才为1，其他情况都为0，符合题意要求。

quartus-4位二进制加减法计数器

学院：专业：班级设计原理框图从原理图中可见，需要有1bit装载位〔load〕、1bit清零位〔clr〕、方向控制位up_down和4bit数据选择位DIN[3..0]。

装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。

SW3-SW6作为数据输入端，LED1-LED4显示数据的输出，LED5为溢出标志位。

实验内容编写一个带预置输入，清零输入，可加可减计数器的verilog代码或VHDL代码并仿真，编译下载验证module counter4(load,clr,c,DOUT,clk,up_down,DIN);//定义模块input load;input clk;//wire load;//定义线网型input clr;//wire clr;//input up_down;//wire up_down;//input [3:0]DIN;wire [3:0]DIN;output c;reg c;output [3:0]DOUT;//wire [3:0]DOUT;reg [3:0]data_r;assign DOUT=data_r;always@(posedge clk or posedge clr or posedge load)//检测clk，clr，load的上升沿beginif(clr)//当clr=1的时候进行下面的运行程序data_r<=0;//将data_r置零else if(load) //当load=1的时候进行下面的运行程序data_r<=DIN;//将DIN的值赋给data_relse begin if(up_down)//load=0的时候进行下面的操作beginif(data_r==4'b1111)begin///当data_r==4'b1111的时候进行下面的运行程序data_r<=4'b0000;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r+1;//进行加法计数c=0;endendelsebeginif(data_r==4'b0000)begin//当data_r==4'b0000的时候进行下面的运行程序data_r<=4'b1111;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r-1;//进行减法计数c=0;endendendendendmodule//结束模块实验数据注：各学院可根据教学需要对以上栏木进行增减。

四位二进制加法计数器设计报告

四位二进制加法计数器设计报告一、计数器简介计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。

计数器分类有很多，按触发器动作可分为同步计数器和异步计数器；按计数数值增减可分为加计数器、减计数器和可逆计数器；按编码可分为二进制计数器、BCD码计数器、循环码计数器。

本次设计的是四位异步二进制加法计数器。

二、设计构思四位异步二进制计数器逻辑图如上，它由4个T触发器组成。

计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。

U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。

/R端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。

三、实现构思并用Workveiw仿真1、T触发器的实现本次设计是通过D触发器来构成T触发器，即将D触发器的/Q 端与D端相连即可，下面是D触发器的设计与仿真以及元件模块的制作：a 、D 触发器的逻辑图如下图,引脚/SD 可以直接置1,而引脚/RD 可以直接置0,时钟触发端为CP,有正反两个输出端Q 与/Q,这种触发器在工作中具有维持、阻塞特性，所以称之为维持阻塞触发器。

b 、下面进行D 触发器电路仿真，根据仿真波形可知该D 触发器满足特性表 n Q D1n +Q n Q D 1n +Q 0 00 1 0 0 0 11 1 11仿真截图如下：c、D触发器元件制作截图2、四位二进制异步加法计数器的实现首先是将每个D触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。

其电路截图如下:下面进行计数器的逻辑仿真，CP输入单位时间脉冲，/R在第一个时钟脉冲置0，其余以后的时钟周期都置1，/S在所有的时钟周期内都置1，然后，进行逻辑仿真。

模4递增计数器

Lab 4&5 模4递增计数器7th1.实验目的了解D、JK触发器在数字电路中的具体应用，掌握设计电路时的结构化思想，进一步熟悉Altera DE0板的操作和FPGA的I/O控制及引脚分配。

2.实验内容●使用Verilog语言实现模4递增计数器●使用基本D触发器或者基本JK触发器作为模块单元●在Quartus中仿真波形●将代码下载至DE0开发板内，观察实验结果3.代码分析1)我们使用了2个D触发器作为模块单元，利用D触发器两次翻转为一个周期从而让周期翻倍使周期由1变为4，同时利用一个将内部50MHz的时钟变为1Hz的代码使其能够以4秒为一个周期，以实现模4计数器的功能。

代码将分为4个模块：主模块、D触发器模块、时钟转换模块、输出控制模块。

图 3.1 代码框架2)主模块中首先定义了本次实验的所有输入输出接口及其中的一些连线。

//countermodule exp5(clk,o);input clk;output [7:0] o;wire m,n,mnot,nnot;3)然后程序直接调用所需的模块以实现其功能。

freqDiv FA2 (clk,cp); //used to change the clock rateexp4 FA0 (mnot,cp,m,mnot); //used as a D flip-flopexp4 FA1 (nnot,m,n,nnot);num FA3 (m,n,o); //used to control the outputendmodule4)在D触发器模块单元中，同样首先定义好其输入输出，其中变量d为触发器中的data，clk为触发器中的时钟信号，q为输出Q，p为输出~Q。

定义p,q为寄存器变量。

//This module is used as a D flip-flopmodule exp4(d,clk,q,p);input d,clk;output p,q;reg p,q;5)然后根据D触发器的功能要求在接收到时钟传来的上升沿信号时，输出Q与data相同，输出~Q与data相反。

四位二进制加法计数器(缺0001 0010 0011 0100)

成绩评定表课程设计任务书摘要人们在日常的生活，工作，学习等方面，到处都会遇到计数问题，离不开计数。

本文主要针对的是四位二进制加法计数器的问题。

按二进制递增规律来进行计数。

我们通过学习与阅读更深一步了解了计数器的工作原理和逻辑功能。

本文采用VHDL硬件描述语言实现了四位二进制加法计数器（缺0001 0010 0011 0100）的问题，采用QUARTUSⅡ对加法计数器进行编译和仿真。

关键词：四位二进制；加法计数器；VHDL；QUARTUSⅡ。

目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (2)VHDL的编译和仿真 (2)1.建立工程 (2)2.VHDL源程序 (5)3.编译及仿真过程 (6)4.引脚锁定及下载 (9)5.仿真结果分析 (11)四.设计体会 (12)五.参考文献 (13)一、课程设计目的1.熟悉掌握计数器的原理和功能；2.熟悉掌握QuartusII的使用方法，并用VHDL语言对计数器进行编译和仿真；3.掌握实验箱的使用和程序的下载；4.掌握Multisim的使用方法并进行计数器的实现；二、课设题目实现框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0001 0010 0011 0100四个状态，这在状态转换图中可以清晰地显示出来。

具体结构示意框图和状态转换图如下：0000 0101 0110 0111 1000 10011111 1110 1101 1100 1011 1010缺（0001 0010 0011 0100）B: 状态图三、实现过程(VHDL的编译和仿真)1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1-1；图1-1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，如图1-2；图1-2(3) 点Next，进入设备选择对话框，如图1-3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图1-3（4）点击Next，系统显示如图1-4，提示是否需要其他EDA工具，这里不选任何其他工具；图1-4（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，如图1-5图1-52.VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0000" THENcount <="0101";ELSE count <= count +1;END IF;end if;END PROCESS;q<= count;End Behavioral;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图1-6；图1-6（2）在编辑窗口中编辑程序，如图1-7；图1-7（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-8所示：图1-8（4）建立时序仿真文件,选择“Vector Waveform File”，如图1-9；图1-9（5）在Name处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，如图1-10所示；图1-10（6）对其进行仿真，结果如图1-11,1-12.图1-11图1-12 4.引脚的锁定及下载各引脚的锁定如表1所示：表1引脚的锁定和下载分别如图1-13和1-14所示；图1-13图1-145.仿真结果分析仿真结果如图1-15所示：图3-1-14图1-15结果分析：由仿真波形图可以清晰的看出加法计数器的工作过程，由0000起依次递增，最后加至1111后再由0000起进行下一个周期的循环，其中缺少0001 0010 0011 0100四个状态。

实验二：用一位全加器设计一个四位的加法器

实验二：用一位全加器设计一个四位的加法器1.实验目的熟悉软件MAX+plusII掌握E D A实验仪的使用方法2.实验内容a.利用一位全加器设计一个四位的加法器b.利用MAX+plusⅡ软件，对下图所示的逻辑图进行编译和仿真，并选择器件进行定时分析。

3.实验过程a)建立项目文件夹,取名为s_a d d e rb)输入设计项目和存盘(附上原理图)(1)在原理图编辑窗口中插入4个一位全加器。

(2)再将它们联接成一个四位的加法器。

(3)输入两个4位的二进制数，输出一个4位的和，一位进位。

(4)A3A2A1A0+B3B2B1B0=S3S2S1S0进位C4(5)为了使输入输出的线减少，可以使用总线加标号的画法。

(6)单条线间的联接也可以用标号联接，减少走线的长度，使图面简洁明了。

c)将设计项目设置成工程文件d)选择目标器件并编译首先选择最后实现本项设计的目标器件；其次对工程文件进行编译，综合和适配等操作，最后消去Q u a r t u s，完成编译。

e)时序仿真(附波形图)首先建立波形文件，输入信号点，其次设置波形参量，设定访真时间，加上输入信号，文件存盘，运行访真器件，观察分析加法访真波形，打开时序分析器，精确测量加法器输入和输出波形间的延长量f)引脚锁定加法器选用结构图1, 引脚对应情况实验板位置加法器信号通用目标器件引脚名目标器件EP1K30TC144引脚号键4 a0 PIO12 26键4 a1 PIO13 27键4 a2 PIO14 28键4 a3 PIO15 29键3 b0 PIO8 20键3 b1 PIO9 21键3 b2 PIO10 22键3 b3 PIO11 23数码管8 s0 PIO28 68数码管8 s1 PIO29 69数码管8 s2 PIO30 70数码管8 s3 PIO31 72发光二级管D8 c4 PIO39 86g)编译并编程下载,硬件测试逻辑功能加法器输入输出键1(a[3..0]) 键2(b[3..0]) c4 S[3..0]低低低低低高低高高低低高高高高低4.实验结果(分析电路功能)5.遇到问题及解决方法(1)在连接原理图的时候，会遗漏某些字母或是忘记连接某些线，造成实验无法运行。

可编程逻辑器件实现四位加减法器

7.3.3 仿真验证PLD的全加器电路功能 1．生成全加器元件符号
PLD1
Ci
S
A
Co
B
全加器
图7-36 全加器元件符号图
7-37全加器仿真电路的设计工具箱面板
7.3 用可编程逻辑器件仿真设计全加器
7.3.3 仿真验证PLD的全加器电路功能 2．搭接仿真电路，运行仿真
XLC1
AB
PLD1
Ci
S
A
Co
根据存储单元的工作原理不同，RAM分为静态RAM和动态RAM。
7.1 认识半导体存储器
7.1.3 存储器的扩展 1．位数的扩展存储器芯片的字长多数为一位、四位、八位等。当实际的存储系
统的字长超过存储器芯片的字长时，需要进行位扩展。位扩展可以利用芯片的并联方式实现，图7-13是用八片1024×1 位的RAM扩展为 1024×8 位RAM的存储系统框图。
项目引导
项目要求：
1．工作任务：用可编程逻辑器件设计四位加/减法器，并进行仿真调试。
2．电路功能：当输入四位二进制数A3-A0和B3-B0时，通过设置控制端Sign为0和1分别能实现四位二进制数的加法和减法；输出端S3-S0为和（加法）或者差（减法），输出端Co为进位（加法）或借位（减法）信号。
从存储器的角度看，只要将逻辑函数的真值表事先存入ROM，便可用ROM实现该函数。
用ROM实现逻辑函数一般按以下步骤进行：（1）根据逻辑函数的输入、输出变量数目，确定ROM的容量，选择合适的ROM。（2）写出逻辑函数的最小项表达式，画出ROM的阵列图。（3）根据阵列图对ROM进行编程。
7.1 认识半导体存储器
7.1.1 只读存储器（ROM）
1．ROM的结构

制作并仿真一个4位的计数器。该计数器至少具有两个按键,加1按键以及清零按键

成绩实验名称：简单4位计数器仿真实验
一、实验目的
1、了解动态扫描显示的基本原理。

2、能够运用多位数码管显示指定内容。

3、熟悉动态扫描显示方法。

二、实验仪器
三、实验内容
四、实验原理
实验报告
五、实验步骤
1、根据给定的实验要求，分析实验的目的以及实验要求。

2、通过计算机仿真软件Proteus，根据给定电路图设计电路，并绘制电路。

3、复习练习动态扫描显示驱动程序写法，通过程序控制数码显示每一位都不同的数字，
例如“1234”。

4、根据自己所设计的电路，编写控制程序。

5、调试所编写的控制程序，直至程序没有语法错误，可以通过编译。

6、将所编写的无语法错误的程序下载至仿真软件，并进行调试，根据仿真结果，修改程
序。

六、实验程序
#include <reg51.h>
sbit K1=P3^4;
sbit K2=P3^5;
七、实验分析、心得。

【免费下载】十进制4位加法计数器设计

洛阳理工学院
十进制 4 位加法计数器
系别：电气工程与自动化系姓名：李奇杰学号：B10041016
对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术关，系电，力根通保据过护生管高产线中工敷资艺设料高技试中术卷资，配料不置试仅技卷可术要以是求解指，决机对吊组电顶在气层进设配行备置继进不电行规保空范护载高与中带资负料荷试下卷高问总中题体资，配料而置试且时卷可，调保需控障要试各在验类最；管大对路限设习度备题内进到来行位确调。保整在机使管组其路高在敷中正设资常过料工程试况中卷下，安与要全过加，度强并工看且作护尽下关可都于能可管地以路缩正高小常中故工资障作料高；试中对卷资于连料继接试电管卷保口破护处坏进理范行高围整中，核资或对料者定试对值卷某，弯些审扁异核度常与固高校定中对盒资图位料纸置试，.卷保编工护写况层复进防杂行腐设自跨备动接与处地装理线置，弯高尤曲中其半资要径料避标试免高卷错等调误，试高要方中求案资技，料术编试交写5、卷底重电保。要气护管设设装线备备置敷4高、调动设中电试作技资气高，术料课中并3中试、件资且包卷管中料拒含试路调试绝线验敷试卷动槽方设技作、案技术，管以术来架及避等系免多统不项启必方动要式方高，案中为；资解对料决整试高套卷中启突语动然文过停电程机气中。课高因件中此中资，管料电壁试力薄卷高、电中接气资口设料不备试严进卷等行保问调护题试装，工置合作调理并试利且技用进术管行，线过要敷关求设运电技行力术高保。中护线资装缆料置敷试做设卷到原技准则术确：指灵在导活分。。线对对盒于于处调差，试动当过保不程护同中装电高置压中高回资中路料资交试料叉卷试时技卷，术调应问试采题技用，术金作是属为指隔调发板试电进人机行员一隔，变开需压处要器理在组；事在同前发一掌生线握内槽图部内纸故，资障强料时电、，回设需路备要须制进同造行时厂外切家部断出电习具源题高高电中中源资资，料料线试试缆卷卷敷试切设验除完报从毕告而，与采要相用进关高行技中检术资查资料和料试检，卷测并主处且要理了保。解护现装场置设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。

十进制4位加法计数器设计-推荐下载

设计一个十进制 4 位加法计数器设计
设计目的：
1. 掌握 EDA 设计流程 2. 熟练 VHDL 语法 3. 理解层次化设计的内在含义和实现
设计原理
通过数电知识了解到十进制异步加法器的逻辑电路图如下
1
J SET Q
C1 CP
K CLR Q
Q0
J SET Q
C1
K CLR Q
则可以通过对 JK 触发器以及与门的例化连接实现十进制异步加法器的设计
设计内容
JK 触发器逻辑功能表：
JK 触发器的 VHDL 文本描述实现：
library ieee;
use ieee.std_logic_1164.all;
entity jk_ff is
J
0
0
1
1
--JK 触发器描述
K
0
1
0
1
1
J SET Q Q2
Q1 C1
K CLR Q
CP
↓
↓
↓
↓
对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术关，系电通，力1根保过据护管生高线产中0不工资仅艺料可高试以中卷解资配决料置吊试技顶卷术层要是配求指置，机不对组规电在范气进高设行中备继资进电料行保试空护卷载高问与中题带资2负料2，荷试而下卷且高总可中体保资配障料置2试时32卷，3各调需类控要管试在路验最习；大题对限到设度位备内。进来在行确管调保路整机敷使组设其高过在中程正资1常料中工试，况卷要下安加与全强过，看度并25工且52作尽22下可护都能1关可地于以缩管正小路常故高工障中作高资；中料对资试于料卷继试连电卷接保破管护坏口进范处行围理整，高核或中对者资定对料值某试，些卷审异弯核常扁与高度校中固对资定图料盒纸试位，卷置编工.写况保复进护杂行层设自防备动腐与处跨装理接置，地高尤线中其弯资要曲料避半试免径卷错标调误高试高等方中，案资要，料求编试技5写、卷术重电保交要气护底设设装。备备置管4高调、动线中试电作敷资高气，设料中课并技3试资件且、术卷料中拒管试试调绝路包验卷试动敷含方技作设线案术，技槽以来术、及避管系免架统不等启必多动要项方高方案中式；资，对料为整试解套卷决启突高动然中过停语程机文中。电高因气中此课资，件料电中试力管卷高壁电中薄气资、设料接备试口进卷不行保严调护等试装问工置题作调，并试合且技理进术利行，用过要管关求线运电敷行力设高保技中护术资装。料置线试做缆卷到敷技准设术确原指灵则导活：。。在对对分于于线调差盒试动处过保，程护当中装不高置同中高电资中压料资回试料路卷试交技卷叉术调时问试，题技应，术采作是用为指金调发属试电隔人机板员一进，变行需压隔要器开在组处事在理前发；掌生同握内一图部线纸故槽资障内料时，、，强设需电备要回制进路造行须厂外同家部时出电切具源断高高习中中题资资电料料源试试，卷卷线试切缆验除敷报从设告而完与采毕相用，关高要技中进术资行资料检料试查，卷和并主检且要测了保处解护理现装。场置设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。

由JK触发器组成的4位异步二进制加法计数器

由JK触发器组成的4位异步二进制加法计数器必须满足二进制加法原则：逢二进一（1+1=10，即Q由1加1→0时有进位）；各触发器应满足两个条件：每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。

由JK触发器组成4位异步二进制加法计数器。

①逻辑电路JK触发器都接成T′触发器，下降沿触发。

图1 由JK触发器组成的4位异步二进制加法计数器（a）逻辑图；（b）工作波形②工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。

在计数过程中，为高电平。

只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。

③状态转换顺序表如下表所示。

电路为十六进制计数器。

④工作波形（又称时序图或时序波形）如图1所示.输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。

一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。

四位二进制加法计数器状态转换顺序表:计数顺序计数器状态Q3 Q2 Q1 Q0123456789101112131415160 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10 0 0 0图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。

由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。

其工作原理与上类似。

图2 由D触发器组成的4位异步二进制加法计数器。

数电课设四位二进制加法计数器的设计

10
00
0001
0010
0100
0011
01
0101
0110
1000
0111
11
XXXX
0000
XXXX
XXXX
10
1001
1010
XXXX
1101
图2.1次态的卡诺图
将上述卡诺图对应拆成四个卡诺图，分别求出、、、表达式
如下所示：
00
01
11
10
00
0
0
0
0
01
0
0
1
0
11
X
0
X
X
10
1
1
成绩评定表
学生姓名
XXX
班级学号
专业
通信工程
课程设计题目
四位二进制计数器
评语
组长签字：
成绩
日期
20 年月日
课程设计任务书
学院
信息科学与技术
专业
通信工程
学生姓名
XXX
班级学号
课程设计题目
四位二进制同步加法计数器（缺1011 1100 1110 1111）
实践教学要求与任务:
1.了解数字系统设计方法。
图1.3
图1.4
写入程序，保存程序
图1.5
具体程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
port(CP,r:in std_logic;
q:out std_logic_vector(3 downto 0));

4位加法计数器

1一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。

二、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。

由图2-1所示，4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。

ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。

三、实验内容：1. 建CNT4B的工程(project)在QUARTUSII软件下创建一工程，工程名为CNT4B，芯片名为EP1C3T144，选择FPGA目标器件，根据DE2的平台情况，选择cyclone II系列的EP2C35F672C6,注意工程路径不要放到安装路径；2. 设计half_adder的VHDL模块新建VHDL语言文件，输入如下半加器VHDL语言源程序，并存盘为CNT4B.vhd；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;CLK_1,RST_1,ENA_1 : OUT STD_LOGIC; --for the test OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS ( CLK, RST, ENA)BEGINIF RST = '0' THENCQI <= "0000" ;OUTY <= "0000" ;COUT <='0' ;ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THEN CQI <= CQI + 1;COUT <= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END IF;END IF;OUTY <= CQI ;END PROCESS P_REG1 ;CLK_1 <= CLK;RST_1 <= RST;ENA_1 <= ENA;END behav;3. 编辑测试用波形文件4. 进行仿真（1）设置仿真器进行功能仿真:（2）设置仿真器进行时序仿真:5. 锁引脚（1）由assignments->assignment editor,打开引脚锁定对话框，按下表进行锁定（2）锁好引脚，进行全编译（compile），重新布局布线，时序仿真6. 下载。

4位加法计算器工作原理

4位加法计算器工作原理加法计算器是一种常见的计算工具，它能够方便地完成数字的相加运算。

本文将介绍4位加法计算器的工作原理。

1. 组件介绍在了解4位加法计算器的工作原理之前，先来了解一下它的组成部分。

4位加法计算器主要由数字显示屏、按键、控制电路和存储器四部分组成。

其中，数字显示屏用于显示运算结果，按键用于输入加法运算的数字，控制电路则负责控制整个计算过程，而存储器则存储中间结果并参与运算。

2. 工作原理当我们需要进行4位数字相加的运算时，首先会通过按键输入待相加的数字。

在输入完毕后，控制电路会接收到输入的数值，并将其存储在存储器中。

然后，控制电路通过运算逻辑电路，将存储器中的数值进行相加运算。

在相加运算的过程中，控制电路会根据所设定的规则，将进位（如果有）从低位传递至高位，以确保每位数字的相加结果准确无误。

同时，控制电路还会根据需要在数字显示屏上显示中间运算结果，方便操作者进行计算。

当所有位数的相加运算完成后，控制电路将最终结果从存储器中读取，并将结果显示在数字显示屏上，供操作者查看。

3. 工作过程为了更好地理解4位加法计算器的工作原理，我们来简要描述一下它的工作过程。

首先，操作者利用按键输入待相加的4个数字。

这些数字将被存储在存储器中。

接下来，控制电路将按照设定的运算规则，将4个数字进行相加运算。

在运算过程中，如有进位，则控制电路会将进位从低位向高位传递，确保结果的准确性。

同时，控制电路会根据需要在数字显示屏上显示每一步的中间结果，方便操作者跟踪计算。

最终，当所有位数的相加运算完成后，控制电路将最终结果从存储器中读取，并将其显示在数字显示屏上。

4位加法计算器通过数字显示屏、按键、控制电路和存储器等部件的协同工作，实现了数字相加的功能。

在使用过程中，操作者只需简单地输入待相加的数字，计算器会自动完成运算，并将结果显示出来。

通过本文的介绍，我们对4位加法计算器的工作原理有了更清晰的了解。

希望能帮助读者更好地理解和使用这一常见的计算工具。

由JK触发器组成的4位移位寄存器工作原理

由JK触发器组成的4位移位寄存器工作原理
移位寄存器不仅有存放数码而且有移位的功能。

所谓移位，就是每当来一位移位脉冲(时钟脉冲)，触发器的状态便向右或向左移动一位，也就是指寄存的数码可以在移位脉冲的控制下依次进行移位。

移位寄存器在计算机中应用广泛。

图1所示是由JK触发器组成的4位移位寄存器。

接成D触发器，数码由D端输入。

设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串行送至D端。

工作之初先清零。

首先，第一个移位脉冲的下降沿来到时使触发器翻转，，其他保持0态。

接着，第二个移位脉冲的下降沿来到时使和同时翻转，由于的J端为1，的J端为0，所以，，和仍为0。

以后过程见表1，移位一次，存入一个新数码，直到第4个脉冲的下降沿来时，存数结束。

这时，可以从4个触发器的Q端得到并行的数码输出。

图1 由JK触发器组成的4位移位寄存器。

用JKFF触发器设计一个模为4的加法计数器