西北工业大学-数字电子技术基础-实验报告-实验2
数字电子工业实习实验报告
数字电子技术实习报告一、实习目的与要求本次数字电子技术实习旨在让我们更好地理解和掌握数字电子技术的基本原理和应用，提高我们的实践能力和动手能力。
实习要求我们能够熟练使用数字电子实验设备，完成预定的实验项目，并能够对实验结果进行分析和总结。
二、实习内容与过程1. 实习前的准备：我们在实习前学习了数字电子技术的基本理论知识，包括数字逻辑基础、逻辑门电路、组合逻辑电路、触发器、时序逻辑电路等，并熟悉了相关实验设备的原理和使用方法。
2. 实习过程：我们在实验室里进行了多个数字电子实验，包括逻辑门电路实验、组合逻辑电路实验、触发器实验、时序逻辑电路实验等。
在实验过程中，我们亲自动手操作，观察实验现象，并记录实验数据。
3. 实验结果分析与总结：我们对实验结果进行了详细的分析和总结，深入理解了数字电子技术的原理和应用，并发现了实验过程中存在的问题，提出了改进措施。
三、实习心得与体会1. 通过本次实习，我们对数字电子技术有了更深入的理解和掌握，能够熟练使用相关实验设备，完成了预定的实验项目。
2. 实习过程中，我们学会了如何观察实验现象，分析实验数据，提高了解决问题的能力。
3. 实习让我们认识到，理论知识与实践操作是相辅相成的，只有掌握了扎实的理论知识，才能在实际操作中游刃有余。
4. 实习培养了我们的团队合作精神和责任感，我们在实习过程中相互帮助，共同完成了实验任务。
5. 实习让我们明白了，数字电子技术在现代社会中的重要地位和作用，激发了我们进一步学习的兴趣和动力。
四、实习成果与展望通过本次实习，我们取得了丰硕的成果，不仅提高了我们的实践能力和动手能力，也加深了对数字电子技术的理解和掌握。
在今后的学习和工作中，我们将继续努力，充分发挥数字电子技术的作用，为我国电子事业的发展贡献自己的力量。
总之，本次数字电子技术实习是一次非常有意义的实践教学活动，我们对数字电子技术有了更深入的了解和掌握，也培养了我们的实践能力和团队合作精神。
西工大 数字集成电路实验二、反相器(上)
数字集成电路实验报告西北工业大学2014年5月7日星期三实验二、反相器（上）一、分析电路，解答下面的问题。
1． 这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?答：该电路是反相器电路，因为当输入为0时，MOS 管截止，vout 连接到高电位Vdd ，当输入为Vdd 时，输出取决于MOS 管电阻与上面电阻的分压，是一个较低的电位。
该门是一个有比逻辑，因为输出与MOS 管的尺寸有关。
2． 计算出这个电路的VOH VOL 及VIH VIL 。
（计算可先排除速度饱和的可能）答：V V v V O H in 5.20=⇒=v V in 5.2=时,无法判断器件工作状态。
假设NMOS 工作在临界饱和区有：AI V R I vV V V AI V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1说明器件饱和时，同一通路上下电流大小不一致。
那么Vout 必须相应减小使同一通路的电流一致，所以器件必定进入线性区。
进一步求Vol⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L WK I in OL L D OL OL T in D 5.25.2]2)[(2` 6`10115-⨯=K 将，5.0/5.1=LW，43.0=T V 代入kohm R L 75=VVol A I 0.04638 10272.35=⨯=-(注：经过Hspice 仿真结果为0.0356V )当out in V V =时NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in D V R I V V L W K I 5.2)(2/2`可解得反相器阈值电压===out in M V V V 0.7932V此时 -9.3978V)43.0(875.25,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.6116V ||0.8776V ||g V V V V g V V V M OH MIL M M IH分析电路噪声容限。
数字电子技术实训报告（精选3篇）
数字电子技术实训报告（精选3篇）数字电子技术实训报告篇1这一课程设计使我们将课堂上的理论知识有了进步的了解，并增强了对数字电子技术这门课程的兴趣。
了解了更多电子元件的工作原理，如：7448等。
同时也发现自对数电知识和电子设计软件掌握得不够。
其次在此次设计过程中由于我们频繁的使用一电子设计软件如：Proteus、protel等，因此使我进一步熟悉了软件的使用，同时在电脑的电子设计和绘图操作上有了进一步提高。
我认识到：数电设计每一步都要细心认真，因为任何一步出错的话，都会导致后面的环节发生错误。
比如在protel中画SCH电路时，就一定要细心确保全部无误，否则任何一个错误都会导致生成时发生错误，做成实物后就无可挽救了。
在的设计中，焊盘的大小,线路的大小，以及线间的距离等参数都要设置好，因为这关系到下一步的实物焊接。
在设计过程中遇到了一些问题，使得我查找各种相关资料，在增长知识的同时增强解决问题和动手的能力，锻炼我做事细心、用心、耐心的能力。
这一课程设计，使我向更高的精神和知识层次迈向一大步。
在以后的学习生活中，我会努力学习，培养自己独立思考的能力，积极参加多种设计活动，培养自己的综合能力，从而使得自己成为一个有综合能力的人才而更加适应社会。
数字电子技术实训报告篇2时间飞逝，在不知不觉中，我的实训生活结束。
通过实训，让我真正感觉到了做一个教师的难处，特别是幼儿教师的难处，不过在这次实训中，也让我收益颇丰。
在实训过程中，让我懂得了，要因人施教，不能一个模式一刀切，面对不同的幼儿用不同的方法。
因为每个孩子都有差异，都有自己的内心世界，他们好比一把锁，老师就是开启那把锁的主人。
真正走进他们的内心世界，去改变他们，教育他们，那么，这个世界就是天才的世界。
活动不能死板硬套，要因地制宜，因环境的改变而改变。
我们要用心去捕捉每个幼儿身上的可爱之处，及不足之处，并帮助他们去改正，不仅要关心和照顾幼儿，和幼儿家长的沟通也尤为重要，而且需要艺术。
数字电子技术实验报告
数字电子技术实验报告
一、实验目的：
1． 掌握TTL 逻辑门电路的主要参数意义
2． 掌握TTL 逻辑门电路主要参数以及测量方法
3． 通过与非门实现与门、或门、异或门。
二、实验设备;
1． 数字电路实验箱
2． 74LS00
3． 函数发生器、示波器
三、实验原理;
1． 实验室所用电路板中配备有与非门，可以通过各种逻辑运算，从而利用与非门实现
与门、或门、异或门等逻辑门电路。
2． Y=A ·B=1••B A ,从公式可以看出，可以将AB 与1接入与非门的两个输入端（输入1的端口悬空即可）。
3． B A B A Y •=+=，从公式可以看出可以将A 和1接入一个非门（2步骤中已经
实现非门），从而得到A ，同理可以得到B ，然后将A 和B 接入与非门的两个输入端，就可得到Y 。
4． Y=A B ⊗=))((B A B A ++=))((B A AB =))((B A AB 。
5． 取信号A 为方波，峰峰值是5V ，偏移量为2.5V ，频率为1000Hz ，B 取为逻辑开关。
四、实验结果图
2． 或门
B
A
& 1 &
3．
当B=0时，Y=A B ⊗=A 当B=1时，Y=A B ⊗=A
B 1 & A & 1
&
A
1
B
1
& B & & A &
&。
西北工业大学数电实验报告二Quartus和
数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。
（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
数字电子技术实验实验报告
数字电子技术实验实验报告实验目的：本实验旨在通过实际操作加深对数字电路基本理论的理解，掌握数字电路的设计与测试方法，提高解决实际问题的能力。
实验原理：数字电子技术是电子工程领域中的一个重要分支，它主要研究数字信号的产生、传输、处理和存储。
在本实验中，我们将利用基本的数字逻辑门电路来实现特定的逻辑功能，并通过实验来验证理论。
实验设备与材料：1. 数字逻辑实验箱2. 逻辑门电路模块（如与门、或门、非门等）3. 逻辑笔或示波器4. 面包板5. 导线6. 电源实验步骤：1. 根据实验要求设计电路图，选择合适的逻辑门电路模块。
2. 在面包板上搭建电路，按照设计图连接各个逻辑门模块。
3. 连接电源，确保电路正确接通。
4. 使用逻辑笔或示波器测试各个节点的逻辑电平，验证电路功能是否符合预期。
5. 记录实验数据，包括电路图、测试结果等。
实验结果：在本次实验中，我们成功搭建了所需的数字电路，并对其进行了测试。
测试结果显示，电路的输出与预期一致，验证了设计的准确性。
实验分析：通过本次实验，我们不仅加深了对数字电路设计的理解，还学会了如何使用实验设备进行电路搭建和测试。
实验中遇到的问题和解决方案也为我们提供了宝贵的经验。
实验结论：本次实验达到了预期的教学目的，通过实际操作加深了对数字电子技术的理解，提高了解决实际问题的能力。
实验结果表明，所设计的电路能够正确实现预定的逻辑功能。
实验心得：通过本次实验，我认识到理论知识与实践操作相结合的重要性。
在实验过程中，我学会了如何将理论知识应用到实际中，同时也体会到了解决实际问题的乐趣。
在未来的学习中，我将继续努力，不断提高自己的实践能力和创新能力。
参考文献：[1] 张三. 数字电子技术基础. 北京：电子工业出版社，2020.[2] 李四. 数字电路设计与测试. 上海：上海科学技术出版社，2021.注：以上内容为示例文本，具体实验报告应根据实际实验内容进行编写。
西工大数字集成电路实验报告_实验2反相器(上)代码
1. 2. 计算出这个电路的V OH V OL 及V IH V IL 。
（计算可先排除速度饱和的可能）V in =0时，V OH =2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V 代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in D V R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时 -6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH=0.881V, V IL=0.0378V.SP文件：.TITLE 1.2UM CMOS INVERTER.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT VDD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end2.3.分析电路噪声容限。
西工大数电实验报告二
实验二 半加器、全加器
学号： 姓名： 日期：
一、实验目的：
（1）掌握全加器和半加器的逻辑功能。
（2）熟悉集成加法器的使用方法。
（3）了解算术运算电路的结构。
二、实验设备：
数字电路实验箱，74LS00，74LS86。
三、实验原理：
两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A 表示被加数，B 表示加数，S 表示半加和，以表示向高位的进位。
全加器能进行加数，被加数和低位来的信号相加，并根据求和的结果给出该位的进位信号。
四、实验内容：
1、 半加器，M=0时实现半加功能，当M=1时实现半减功能。
2、 全加器，M=0时实现全加功能，当M=1时实现全减功能。
五、实验结果：
1、 半加器：S=A ○+B ，CO=()B A M ⊕
2、 全加器：S= A ○+B ○+C ，CO= ()()BCI M A B C ∙⊕⊕
经验证，结果与理论相符。
数字电子技术实验报告
数字电子技术实验报告导言：近年来，随着科学技术的快速发展，数字电子技术已经广泛应用于各个领域。
本实验旨在通过实践操作，深入了解数字电子技术的原理和应用。
实验目的：1. 理解数字电子技术的基本概念和原理。
2. 掌握数字电子技术的实验操作方法。
3. 能够分析和解决数字电子技术实验中遇到的问题。
实验器材与材料：1. 电路板2. 电源3. 逻辑门4. 显示屏5. 连接线6. 电阻等元件实验步骤：1. 准备实验器材和材料。
2. 按照电路图搭建数字电路。
3. 连接电源，检查电路的连接是否正确。
4. 打开电源，观察显示屏上的输出结果。
5. 记录实验数据。
6. 分析实验数据，并在报告中进行详细说明。
实验结果与数据分析：通过实验操作，我们成功搭建了一个数字电路，并获得了相应的结果。
实验数据显示，数字电路能够按照我们的设计预期进行工作。
在实验过程中，我们发现，数字电子技术的快速开关特性使得电路能够高效地进行逻辑运算，并能够产生与门、或门、非门等逻辑功能。
这种特性使得数字电子技术在计算机、通信和控制系统等领域得到了广泛的应用。
讨论与总结：通过本次实验，我们深入了解了数字电子技术的原理和应用。
我们发现数字电子技术不仅能够实现基本的逻辑运算，还能够在计算机、通信和控制系统中发挥重要作用。
然而，我们也意识到，数字电子技术在应用中仍然存在一些问题和挑战。
例如，在高速数字电路设计中，时钟频率和信号完整性是需要考虑的重要因素。
此外，在数字电子技术的应用中，信号传输延迟、功耗和散热等方面也需要进行综合考虑。
因此，今后的研究和实验工作应重点解决这些问题，进一步提高数字电子技术的性能和可靠性。
只有这样，数字电子技术才能更好地为我们的生产和生活带来便利。
结语：通过本次实验，我们对数字电子技术有了更深入的了解，并意识到数字电子技术在现代社会中的重要性。
希望我们能继续学习和探索，为推动数字电子技术的发展做出自己的贡献。
同时，也希望更多的人能够认识到数字电子技术的价值和应用前景，从而为数字化时代的到来做好准备。
数字电子技术实验报告
数字电子技术实验报告本实验报告旨在说明实验的目的和意义，包括数字电子技术的应用、实验所涉及的硬件和软件等内容。
数字电子技术逐渐成为现代电子领域的重要组成部分，广泛应用于通信、计算机、娱乐等领域。
本实验旨在通过探究数字电子技术的实际应用，加深对该技术的理解和掌握。
实验所涉及的硬件和软件包括数字逻辑门、集成电路、计算机模拟软件等。
通过实际操作和观察，探索数字电子技术的工作原理和特性，并研究如何设计和实现各种数字电路，如加法器、减法器、多路选择器等。
本实验报告将详细介绍实验的具体目的和意义，以便读者了解实验的背景和重要性，并为进一步研究和研究数字电子技术打下基础。
实验原理部分将解释实验所涉及的数字电子技术原理，包括数字信号处理和逻辑电路设计等方面的内容。
数字信号处理是一种针对数字信号进行处理和分析的技术。
它主要涉及将连续信号转换为离散信号，并使用数字算法对信号进行处理、分析和传输。
数字信号处理在通信、图像处理、音频处理等领域具有广泛的应用。
逻辑电路设计是基于数字逻辑的技术，用于实现逻辑功能。
逻辑电路设计包括逻辑门的设计和组合逻辑电路的设计。
逻辑门是基本的逻辑元件，包括与门、或门和非门等。
组合逻辑电路是由逻辑门组成的电路，在输入发生变化时按照预定的逻辑规则给出输出。
在实验中，通过对数字电子技术原理的研究和理解，我们可以掌握数字信号处理和逻辑电路设计的基本概念、原理和应用。
这些知识将有助于我们在工程和科学领域中进行数字电子系统的设计、分析和优化。
本实验的步骤包括所需材料和设备，操作流程以及注意事项等如下所述：材料和设备：数字电子技术实验箱面包板和导线数字集成电路（IC）开关、灯泡等电子元件操作流程：将实验箱和面包板连接起来。
准备所需的IC和其他电子元件，并将它们正确地插入面包板上。
使用导线将这些元件连接起来，按照实验指南中的电路图和接线图进行操作。
打开实验箱的电源，并根据实验指南中的步骤调整电路。
进行实验现象的观察和记录。
西北工业大学数字逻辑实验报告
数字电路技术实验报告学号：姓名：日期：一、实验目的：（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备：（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路：74LS90；（5）.集成电路：74LS00；三、实验原理：计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成 其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容：（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果：（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；（2）.四变量卡诺图：F4=Q3；（3）.四变量卡诺图：F 2=Q .Q .Q .Q 1020；（4）.四变量卡诺图；F 1=Q 1；（5）.把F 8接地；F 4接Q 3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会：这次实验综合性较强，主要考察了我们从实际问题中抽象出逻辑函数的能力。
西北工业大学模拟电子技术基础实验报告
模拟电子技术基础实验实验报告一、共射放大电路1.实验目的(1)掌握用Multisim 13仿真软件分析单极放大电路主要性能指标的方法。
(2)熟悉常用电子仪器的使用方法，熟悉基本电子元器件的作用。
(3)学会并熟悉“先静态后动态”的电子线路的基本调试方法。
(4)分析静态工作点对放大器性能的影响，学会调试放大器的静态工作点。
(5)掌握放大器电压放大倍数、输入电阻、输出电阻及最大不失真输出电压的测试方法。
(6)测量放大电路的频率特性。
2.实验内容(1)电路仿真1.1 静态工作点选择①根据XSC1的显示，按如下方法进行操作：②当滑动变阻器R7设置为11%时，有最大不失真电压。
1.2 静态工作点测量①将交流电源置零，用万用表测量静态工作点。
1.3 电压放大倍数测量①加入1kHz，100mV正弦波信号。
测量R L= ∞时输入输出电压有效值大小。
②测量LR= 2kΩ时输入输出电压有效值大小。
1.4输入输出电阻测量①输入电阻测量。
根据可计算得到输入电阻。
②输出电阻测量。
根据可得到输出电阻。
1.5动态参数结果汇总(2)实验室实测2.1 静态工作点实测2.2 动态参数实测3.总结与讨论(1)共射组态放大器会使输入输出电压反相。
(2)L R会影响输出电阻、放大倍数。
二、集成运算放大器1.实验目的(1)加深对集成运算放大器的基本应用电路和性能参数的理解。
(2)了解集成运算放大器的特点，掌握集成运算放大器的正确使用方法和基本应用电路。
(3) 掌握由运算放大器组成的比例、加法、减法、积分和微分等基本运算电路的功能。
(4)进一步熟悉仿真软件的使用。
2.实验内容 (1)电路仿真集成运放是一种具有高电压放大倍数的直接耦合器件。
当外部接入有不同的线性或非线性元器件组成的输入负反馈电路时，可以灵活的实现各种函数关系 ，在线性应用方面，可组成加法、减法、比例。
积分、微分、对数等模拟运算电路。
在大多数情况下，将运放视为理想的，即在一般讨论中，以下三条基本结论是普遍使用的：①开环电压增益∞=u A②运放的两个输入端电压近似相等，即-V V =+，称为“虚短”。
西北工业大学数电实验报告二quartus2入门
实验二:Quartus II入门班级：姓名：学号：同组人员：一、实验目的（1）掌握Quartus Ⅱ集成开发软件的原理。
（2）熟练运用Quartus Ⅱ集成开发软件实现基本逻辑电路的实现。
（3）熟悉DEO硬件开发板的连接使用。
二、实验要求要求1：根据参考内容，用原理图输入方法实现一位全加器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：参照参考内容，用74138 3-8 译码器和7400与非门，用原理图输入方法实现一位全减器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
三、实验内容（一）全加器的设计与实现a.根据逻辑真值表写出逻辑函数表达式Ai和Bi分别表示加数与被加数，Ci表示低位向本位的进位，Si表示本位和，Ci1表示本位向高位的进位。
b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全加器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全加器功能。
（二）全减器的设计与实现a.根据逻辑真值表写出逻辑函数表达式An和Bn分别表示被减数和减数，Cn表示低位向本位的借位，Dn 表示本位差，Cn1表示本位向高位的借位。
逻辑真值表An Bn Cn Cn1 Dn0 0 0 0 00 1 1 10 1 0 1 10 1 1 1 01 0 0 0 11 0 1 0 01 1 0 0 01 1 1 1 1b.根据逻辑函数表达式画出电路逻辑图c.在QuartusII上绘制全减器原理图并仿真出波形，结果如下：d.下载到DEO板子上验证，实现全减器功能。
四、实验心得通过这个实验，我对与非门的用法有了更深刻的理解，对设计电路也从之前的“纸上谈兵”变成了具体实践，设计以及实验完成之后很有成就感。
最重要的是我了解并掌握了Quartyrs的一些基本用法，相信在以后的学习中可以取得更深入的了解。
西北工业大学数电实验报告二Quartus和Multisim
数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）要求二：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和 FPGA 实现）要求三：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果A B C S C00 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 12、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
西工大数电实验第二次实验实验报告
数电实验2一．实验目的1.学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求1：编写一个异或门逻辑电路，编译程序如下。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求2：编写一个将二进制码转换成0-F 的七段码译码器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。
要求3：编写一个计数器。
1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。
要求4：编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz。
1）下载到DE0 开发板验证。
（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。
2）电路框图如下：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。
（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）四.实验原理1.实验1实现异或门逻辑电路，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";--显示0 WHEN"0001"=>dis_out<="1111001";--显示1 WHEN"0010"=>dis_out<="0100100";--显示2 WHEN"0011"=>dis_out<="0110000";--显示3 WHEN"0100"=>dis_out<="0011001";--显示4 WHEN"0101"=>dis_out<="0010010";--显示5 WHEN"0110"=>dis_out<="0000010";--显示6WHEN"0111"=>dis_out<="1111000";--显示7 WHEN"1000"=>dis_out<="0000000";--显示8 WHEN"1001"=>dis_out<="0010000";--显示9 WHEN"1010"=>dis_out<="0001000";--显示A WHEN"1011"=>dis_out<="0000011";--显示b WHEN"1100"=>dis_out<="1000110";--显示C WHEN"1101"=>dis_out<="0100001";--显示d WHEN"1110"=>dis_out<="0000110";--显示E WHEN"1111"=>dis_out<="0001110";--显示FWHEN OTHERS=> dis_out<="1111111";--灭灯，不显示END CASE;END PROCESS;END fwm;3.实验3完成一个计数器，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4.实验4编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz，VHDL源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。
西北工业大学-数字电子技术基础-实验报告-实验2
西北⼯业⼤学-数字电⼦技术基础-实验报告-实验2数字电⼦技术基础第⼆次实验报告⼀、题⽬代码以及波形分析1. 设计⼀款可综合的2选1多路选择器①编写模块源码module multiplexer(x1,x2,s,f);input x1,x2,s;output f;assign f=(~s&x1)|(s&x2);endmodule②测试模块`timescale 1ns/1psmodule tb_multiplexer;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=~s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endmultiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是令s为控制信号，实现⼆选⼀多路选择器。
分析波形图可以知道，s为0时，f 输出x1信号；s为1时，f输出x2信号。
所以实现了⽬标功能。
2. 设计⼀款可综合的2-4译码器①编写模块源码module dec2to4(W,En,Y);input [1:0]W;input En;output reg [0:3]Y;always@(W,En)case({En,W})3'b100:Y=4'b1000;3'b101:Y=4'b0100;3'b110:Y=4'b0010;3'b111:Y=4'b0001;default:Y=4'b0000;endcaseendmodule②测试模块`timescale 1ns/1psmodule tb_dec2to4;reg [1:0]W_test;reg En_test;wire [0:3]Y_test;initialEn_test=0;always #80 En_test=~En_test;initialbeginW_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;enddec2to4 UUT_dec2to4(.W(W_test),.En(En_test),.Y(Y_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是实现可综合的2-4译码器，其中数组W是输⼊信号，共有两个值，输⼊⼀个两位⼆进制数据，⽬的是通过译码器将它转换成独热码，数组Y是输出信号，输出四个⼆进制数据，构成独热码。
西工大数电实验报告
西工大数电实验报告西工大数电实验报告引言：数电实验是电子信息类专业中必不可少的一门实跃实践课程。
通过实验，我们可以更加深入地了解数字电路的原理和应用，培养我们的实践能力和创新思维。
本篇文章将对我在西工大数电实验中所进行的实验进行总结和分析，以期对今后的学习和研究有所帮助。
实验一：逻辑门的实验逻辑门是数字电路中最基本的元件，它们能够实现逻辑运算。
在本次实验中，我们使用了与门、或门和非门，通过连接它们，实现了简单的逻辑电路。
通过实验，我们更加深入地了解了逻辑门的工作原理和真值表的应用。
实验二：译码器的实验译码器是一种将输入信号转换为输出信号的电路。
在本次实验中，我们使用了译码器来实现BCD码到七段数码管的转换。
通过连接译码器和七段数码管，我们成功地将BCD码转换为了对应的数字显示。
这个实验让我们对译码器的工作原理有了更加深入的了解。
实验三：触发器的实验触发器是一种存储器件，能够存储一个比特的信息。
在本次实验中，我们使用了JK触发器和D触发器，通过连接它们，实现了一个简单的计数器电路。
通过实验，我们更加深入地了解了触发器的工作原理和时序逻辑电路的设计。
实验四：计数器的实验计数器是一种能够实现计数功能的电路。
在本次实验中，我们使用了74LS193计数器芯片，通过连接它们，实现了一个四位二进制计数器。
通过实验，我们更加深入地了解了计数器的工作原理和时序逻辑电路的设计。
实验五：存储器的实验存储器是一种能够存储和读取信息的电路。
在本次实验中，我们使用了SR锁存器和D触发器，通过连接它们，实现了一个简单的存储器电路。
通过实验，我们更加深入地了解了存储器的工作原理和时序逻辑电路的设计。
结论：通过参与西工大数电实验，我对数字电路的原理和应用有了更加深入的了解。
实验过程中，我学会了使用逻辑门、译码器、触发器、计数器和存储器等元件，成功地设计和实现了各种数字电路。
这些实验不仅培养了我的实践能力和创新思维，也为我今后的学习和研究打下了坚实的基础。
数字电子技术基础实验报告
数字电子技术基础实验报告实验一TTL集成门电路逻辑变换一、实验目的1. 深化理解TTL门电路的组成结构和参数；2. 认识和掌握基本的TTL逻辑门电路的连接方式；3. 掌握验证、分析逻辑门电路的方法；4. 学习使用Quartus II软件进行原理图搭建、波形仿真等一系列操作；二、实验要求用门电路实现一位全加器，并用Quartus II软件进行测试，并下载至FPGA进行验证。
三、实验设备1. Quartus II 软件2. FPGA 开发板3. USB电缆四、实验原理1. 全加器逻辑的实现全加器的逻辑器件组成以及逻辑框图形式：全加器的真值表以及逻辑表达式：2. 实验开发板DE0的基本使用方法3. 发光二极管LED与FPGA的连接通过设计全加器，将两位输出端接在FPGA的两个LED引脚上，三位输入端接在FPGA的三位拨码开关上，从而实现在FPGA上拨动开关使得LED灯的亮暗情况发生变化，验证逻辑电路的正确性。
五、实验内容此次实验的内容主要是：用门电路设计实现一位全加器，用Quartus II软件测试，并下载到FPGA进行验证。
原理图：图1.1 全加器原理图设计其中A、B、C0为三位全加器输入端，S、C1为全加器输出端。
波形仿真结果：图1.2 波形仿真结果其中A设计为1us频率的脉冲信号，B设计为2us频率的脉冲信号，C0设计为8us频率的脉冲信号。
C1与S的输出结果如图2所示。
六、实验过程中的问题1. 在仿真波形图时，我们发现我们的仿真结果与示例教程提供的仿真结果并不一样，我们经过了反复的对比，查找真值表等工作，也与其他小组的仿真结进行了对比，最终确定了我们波形是正确的。
2. 实验的主要问题就是第一次上手Quartus II 软件，对软件的各种操作流程并不是很熟悉，因此效率较低，并且都需要一步一步对着例程去做；对软件的各种功能的熟悉程度也不够。
七、心得体会1. 实践出真知。
通过自己搭建仿真逻辑电路，才可以对逻辑电路的功能及实现有更加深入的理解。
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W_test=8'b00010000;
#20
W_test=8'b00001000;
#20
W_test=8'b00000100;
#20
W_test=8'b00000010;
#20
W_test=8'b00000001;
#20
W_test=8'b00000000;
end
enc8to3 UUT_enc8to3(.W(W_test),.Y(Y_test),.z(z_test));
x2_test=0;
#20
x1_test=0;
x2_test=1;
#20
x1_test=1;
x2_test=1;
#20
x1_test=0;
x2_test=0;
#20
x1_test=1;
x2_test=0;
#20
x1_test=0;
x2_test=1;
#20
x1_test=1;
x2_test=1;
end
W_test=2'b10;
#20
W_test=2'b00;
end
dec2to4 UUT_dec2to4(.W(W_test),.En(En_test),.Y(Y_test));
endmodule
③仿真后的波形截图
④对波形的分析
本例目的是实现可综合的2-4译码器，其中数组W是输入信号，共有两个值，输入一个两位二进制数据，目的是通过译码器将它转换成独热码，数组Y是输出信号，输出四个二进制数据，构成独热码。En是使能信号，当En为0时，输出的数组Y始终为0，译码器不工作；当En为1时，输出的数组Y为独热码，译码器工作。根据输出的波形图，可以判断译码器实现了目的。
8'b00100000:Y=3'b101;
8'b00010000:Y=3'b100;
8'b00001000:Y=3'b011;
8'b00000100:Y=3'b010;
8'b00000010:Y=3'b001;
8'b00000001:Y=3'b000;
default z=0;
endcase
end
endmodule
y1_test=1;
#10
x0_test=0;
x1_test=1;
y0_test=0;
y1_test=1;
end
fulladder UUT_fulladder(.carryin(carryin_test),.x0(x0_test),.x1(x1_test),.y0(y0_test),.y1(y1_test),.s0(s0_test),.s1(s1_test),.carryout(carryout_test));
5.设计一款可综合的2+2位简单全加器
①编写模块源码
module fulladder(carryin,x0,x1,y0,y1,s0,s1,carryout);
input carryin,x0,x1,y0,y1;
output s0,s1,carryout;
adder stage0 (carryin,x0,y0,s0,c1);
always #80 En_test=~En_test;
initial
begin
W_test=2'b00;
#20
W_test=2'b01;
#20
W_test=2'b11;
#20
W_test=2'b10;
#20
W_test=2'b00;
#20
W_test=2'b01;
#20
W_test=2'b11;
#20
endmodule
③仿真后的波形截图
④对波形的分析
本例目的是实现可综合的8-3编码器，其中数组W是输入信号，共有八个值，输入八位独热码数据，目的是通过编码器将它转换成三位二进制数据，数组Y是输出信号，输出一个三位二进制数据。z是判断信号，当输入的数据是八位独热码时，输出的z为1，判断编码器工作；当输入的数据不是独热码时，输出的z为0，判断编码器不工作。根据输出的波形图，可以判断编码器实现了目的。
②测试模块
`timescale 1ns/1ps
module tb_fulladder;
reg carryin_test;
reg x0_test;
reg x1_test;
reg y0_test;
reg y1_test;
wire s0_test;
wire s1_test;
wire carryout_test;
2.设计一款可综合的2-4译码器
①编写模块源码
module dec2to4(W,En,Y);
input [1:0]W;
input En;
output reg [0:3]Y;
always@(W,En)
case({En,W})
3'b100:Y=4'b1000;
3'b101:Y=4'b0100;
3'b110:Y=4'b0010;
y0_test=1;
y1_test=0;
#10
x0_test=0;
x1_test=0;
y0_test=1;
y1_test=1;
#10
x0_test=1;
x1_test=0;
y0_test=1;
y1_test=1;
#10
x0_test=1;
x1_test=1;
y0_test=1;
y1_test=1;
#10
x1_test=0;
y0_test=0;
y1_test=0;
#10
x0_test=1;
x1_test=0;
y0_test=0;
y1_test=0;
#10
x0_test=1;
x1_test=1;
y0_test=0;
y1_test=0;
#10
x0_test=0;
x1_test=1;
y0_test=0;
y1_test=0;
module tb_multiplexer;
reg x1_test;
reg x2_test;
reg s_test;
wire f_test;
initial
s_test=0;
always #80 s_test=~s_test;
initial
begin
x1_test=0;
x2_test=0;
#20
x1_test=1;
②测试模块
`timescale 1ns/1ps
module tb_enc8to3;
reg [7:0]W_test;
wire [2:0]Y_test;
wire z_test;
initial
begin
W_test=8'b10000000;
#20
W_test=8'b01000000;
#20
W_test=8'b00100000;
#10
x0_test=0;
x1_test=0;
y0_test=1;
y1_test=0;
#10
x0_test=1;
x1_test=0;
y0_test=1;
y1_test=0;
#10
x0_test=1;
x1_test=1;
y0_test=1;
y1_test=0;
#10
x0_test=0;
x1_test=1;
y0_test=1;
y1_test=0;
#10
x0_test=1;
x1_test=1;
y0_test=1;
y1_test=0;
#10
x0_test=0;
x1_test=1;
y0_test=1;
y1_test=0;
#10
x0_test=0;
x1_test=0;
y0_test=1;
y1_test=1;
#10
adder stage1 (c1,x1,y1,s1,carryout);
endmodule
module adder(cin,x,y,s,cout);
input cin,x,y;
output s,cout;
assign s=x^y^cin,
cout=(x&y)|(x&cin)|(y&cin);
endmodule
3'b111:Y=4'b0001;
default:Y=4'b0000;
endcase
endmodule
②测试模块
`timescale 1ns/1ps
module tb_dec2to4;
reg [1:0]W_test;
reg En_test;
wire [0:3]Y_test;
initial
En_test=0;
3.设计一款可综合的8-3编码器
①编写模块源码
module enc8t reg [2:0]Y;
output reg z;
always@(W)
begin
z=1;
case(W)
8'b10000000:Y=3'b111;
8'b01000000:Y=3'b110;
4.设计一款可综合的1位二进制比较器
①编写模块源码
module comparer(a,b,f0,f1,f2);