QuartusII软件的使用
QuartusII软件的使用方法
QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA 软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
(1)打开建立新工程管理窗。
选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。
单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。
这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。
（2）将设计文件加入工程中。
单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
QUARTUS II 使用入门
2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求： 硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信 息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口 。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下： 选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选 择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目 标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。 选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单 击List按钮，此时在下方的Nodes Found窗口出现设计项目 中的所有端口的名称。
Quartus II的许可文件的设定步骤如下： 选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。 单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。 最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。
QuartusII软件使用及设计流程
时序优化
时序分析
在Quartus II中进行时序分析，确保设计满足时序要求，找出关键 路径并优化。
延迟调整
通过调整逻辑单元的时序参数，减小关键路径的延迟，提高时钟频 率。
布局优化
合理安排逻辑单元的位置，减小信号传输延迟，提高时序性能。
面积优化
优化算法
采用高效的算法和优化策略，减小设计规模， 降低面积成本。
低功耗硬件选择
选择低功耗硬件器件和IP核，从硬件层面降低功 耗。
06
Quartus II实际应用案 例
数字钟设计案例
总结词
数字钟设实现数字钟的原理图 设计和编程。
详细描述
首先，在Quartus II软件中创建一个新的工程，选择合适的FPGA芯片型号。然后，使 用原理图输入方式设计数字钟电路，包括分频器、计数器、译码器等模块。接着，进行 仿真测试以确保设计正确。最后，将设计文件下载到FPGA芯片中，完成数字钟的硬件
保存配置
完成配置后，保存配置文件以便以后使用。
许可证激活与验证
获取许可证文件
从Altera官网或授权合作伙伴处获取Quartus II软件 的许可证文件。
激活许可证
运行许可证激活程序，输入许可证文件中的激活码进 行激活。
验证许可证
启动Quartus II软件，验证许可证是否有效，确保软 件正常使用。
完成串口通信的硬件实现。
THANKS FOR WATCHING
感谢您的观看
Quartus II软件中提供了大量的IP核，用户可以直接调用这些IP核进行设计， 避免了重复造轮子，提高了设计效率。
IP核定制
对于一些特殊需求，用户可以通过定制IP核的方式实现。Quartus II软件提供了 IP核定制工具，用户可以根据需求对IP核进行修改和定制，以满足特定设计要求。
QuartusII软件使用说明
第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。
Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。
它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。
Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。
下图显示了使用Quartus II进行设计的各主要环节。
全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。
本次实验中主要用到其中的原理图输入和VHDL输入两种方式。
HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。
HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。
Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。
212.分析与综合在完成设计输入之后，即可对其进行分析与综合。
其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。
最终获得门级电路甚至更底层的电路描述网表文件。
因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
Quartus II使用指南(非常详细)
图 22
Quartus II 的 FPGA 设计手册--------王兴权（030320122）2007 年 4 月 桂林电子科技大学计算机与控制学院(自动化专业)-------- 用喜悦振奋精神，用成绩增添信心！
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安装向导。在 Choose Destination Location 对话框上，点击 Next 按钮，安装到 默认路径；
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图 17 14、在 Custom Iformation 对话框上输入客户信息，User Name：欣欣工作室， Company Name：/，点击 Next 按钮，进入下一步；
图 18 15、在 Choose Destination Location 对话框上，输入安装路径，也可以使用默认 路径，点击直 Next 按钮，进入下一步；
页 第12 12页
图 48:Edit 菜单
图 29
图 32
Quartus II 的 FPGA 设计手册王兴权（030320122）2007 年 4 月 桂林电子科技大学计算机与控制学院(自动化专业)-------- 用喜悦振奋精神，用成绩增添信心！
第9页
图 33 图 35：将你改好的 Licenst.dat 文 件 导入 进 来 哦 ！ ！ ！
图 30
图 27 2、把 sys_cpt.dll 复制到你所安装的目录中，我的目录是 D:\QuartusII 5_0\bin\ 下覆盖同名文件；
图 31 4. 启动 QuartusII 6.0，遇到如下对话框时选择 Specify valid license file 选 项，点击 OK 按钮；
图 28
图8 8、在 Setup Type 对话框上选中 Complete 选项（表示完全安装） ，点击 Next 按 钮，进入下一步；
QuartusII使用说明
QuartusII使用说明QuartusⅡ软件提供了FPGA 和CPLD 各设计阶段的解决方案。
它集设计输入、综合、仿真、编程（配置）于一体，带有丰富的设计库，并有详细的联机帮助功能。
下面为用QUARTUSⅡ进行设计的一般过程。
其包含的主要内容为：1、开始2、新建project3、设计输入4、编译5、引脚分配6、仿真7、编程、配置FPGA器件8、板级调试9、典型的FPGA设计流程使用CAD软件进行FPGA设计的典型流程如图1所示。
Quartus II软件支持以上设计流程的所有阶段。
1、开始在Quartus II软件中设计的每个电路或者子电路都叫做项目（Project）。
Quartus II软件每次只能打开一个Project，并且一个Project的所有信息都必须保存在同一个文件夹。
为了开始一个新逻辑电路的设计，首先第一步就是新建一个文件夹来保存此Project的文件。
为了保存本教程的设计项目Project，新建文件夹D:\introtutorial。
本处所举例子是一个简单两路开关控制电路。
启动Quartus II软件，会打开如图2所示启动画面。
启动画面中包含了使用Quartus II软件所需要的几个窗口，用户可以通过鼠标在窗口中选择想要执行的功能。
Quartus II软件所提供的绝大多数命令都可以通过选择位于标题栏下面的一系列菜单命令来完成。
图2 Quartus II启动画面在弹出的File菜单上单击单击Exit菜单项，这样可以退出Quartus II软件。
对于有些命令，需要按顺序访问几个菜单命令才可以。
本教程中使用符号Menu1 > Menu2 > Item表示使用鼠标左键先点击菜单Menu1，然后在弹出的菜单中鼠标左键点击Menu2项，然后在弹出的菜单中鼠标单击Item项。
2、新建Project开始一个新设计，必须先定义一个设计项目project。
Quartus II软件通过提供一个Wizard，使用户的设计任务变得非常简单。
Quartusii基本操作
Quartusii基本操作Altera公司开发的功能最强大的PLD编译工具一、建立工程.1、「File」→「NewProjectWizard」开始新工程的建立设置。
『NE某T』2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include的文件。
4、选择project中要使用的一些EDATOOLS。
5、选择所使用的器件的家族“family”和具体型号。
6、『finih』完成工程的设置。
二、输入文件.在工程中新建设计文件：图形文件“BlockDiagram/SchematicFile”，Verilog语言文件“VerilogHDLFile”三、仿真.完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真1、建立仿真文件「File」→「New」→「OtherFile」→「VectorWaveformFile」→「OK」2、选择输入输出引脚Edit→「InertNodeorBu」→「NodeFinder」，在「Filter」处选择「Pin:all」，再按下「>>」将所有选中的引脚添加到“SeletedNode”框，点「OK」→「OK」完成引脚添加。
可通过右键修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置Edit→『EndTime』设置仿真结束的时间，『GridSize』设置每个栅格表示的时间。
仿真时间是以建立仿真文件时给出的结束时间为准，仿真设置“Wizard”中设定的EndTime没用。
4、仿真编译设置『Aignment』→『Wizard』→『SimulatorSettingWizard』→选择当前要仿真得文件仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。
因为有时一个工程需要建立多个仿真文件，这就需要通过设置确定仿哪个文件了。
在选择仿真类型“Typeofimulation”时，“timing”代表考虑延时，“functional”表示功能型的仿真。
QuartusII使用-原理图输入步骤
下载完成后，检查是否有错误信息，如有需要，根据 错误提示进行相应的处理。
谢谢观看
配置引脚分配
根据目标板上的可用引脚，为设计中的各个模块分配引脚。
开始编译
点击“开始编译”按钮，Quartus II将开始对原理图进行编译。
在编译过程中，可以实时查看编译进度和状态信息。
查看编译结果
01
编译完成后，Quartus II将显示编译结果，包括成功、警告和错 误信息。
02
根据编译结果，检查是否存在错误或警告，并相应地调整设计
或编译设置。
如果存在错误，可以查看错误详细信息，以便定位问题并进行
03
修复。
06
下载到 FPGA 设备
选择合适的下载方式
JTAG
通过JTAG接口进行下载，适用于大多数FPGA设备。
USB Blaster
使用USB Blaster进行下载，适用于Altera FPGA设备。
PCIe
通过PCIe接口进行下载，适用于某些高性能FPGA设备。
导出文件
将原理图导出为所需的文件格 式，如PDF、PNG等。
02
创建新项目
选择合适的项目类型
数字逻辑设计
适用于基本的数字逻辑电路设计，如 门电路、触发器等。
微处理器设计
适用于基于微处理器的系统设计，如 单片机、DSP等。
FPGA设计
适用于基于FPGA的硬件设计，如数 字信号处理、图像处理等。
嵌入式系统设计
03
打开原理图编辑器
启动原理图编辑器
打开Quartus II软件，点击"File"菜单， 选择"New" -> "Schematic File"。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
QuatusII软件使用说明
Ｑｕａｒｔｕｓ ＩＩ软件使用说明 （西南交通大学信息科学与技术学院 何蓉 陈红梅 邓昌延２００７年１０月） 启动ＱｕａｒｔｕｓＩＩ，出现如图１所示的用户界面，该界面分成三个子窗口，分别为设计输入窗口、项目导航（Ｐｒｏｊｅｃｔ Ｎａｖｉｇａｔｏｒ）窗口和消息（Ｍｅｓｓａｇｅ）窗口，如图１所示。
图１ ＱｕａｒｔｕｓＩＩ ５．０软件的图形用户界面 设计输入窗口用于输入设计源文件，可采用文本输入、图形输入和由第三方ＥＤＡ工具产生的ＥＤＩＦ网表输入等方式，是我们主要的工作窗口。
Ｐｒｏｊｅｃｔ Ｎａｖｉｇａｔｏｒ窗口用于管理工程和相关设计文件，包括三个可切换的标签：Ｈｉｅｒａｒｃｈｙ、Ｆｉｌｅｓ和Ｄｅｓｉｇｎ Ｕｎｉｔｓ。
其中，Ｈｉｅｒａｒｃｈｙ标签能够分层显示逻辑单元、寄存器及存储器位资源使用等信息。
Ｆｉｌｅｓ和Ｄｅｓｉｇｎ Ｕｎｉｔｓ标签分别提供了工程文件和设计单元的列表信息。
Ｍｅｓｓａｇｅ窗口则可提供详细的系统信息、编译报告、警告和错误信息，设计者可根据某个消息定位到某条设计语句或某个节点。
１．１ 创建工程 ＱｕａｒｔｕｓＩＩ软件是基于工程（Ｐｒｏｊｅｃｔ）管理的系统设计软件，每一项设计都是一项工程，工程文件包括所有相关的设计文件及其他操作所需要的相关文件，因此创建工程是进行设计工作的第一个步骤。
在ＱｕａｒｔｕｓＩＩ软件中可以利用创建工程向导（Ｎｅｗ Ｐｒｏｊｅｃｔ Ｗｉｚａｒｄ）创建一个新的工程（扩展名为．ｑｄｆ或．ｑｕａｒｔｕｓ），具体步Message 窗口骤如下所示： １ 选择“Ｆｉｌｅ－ Ｎｅｗ Ｐｒｏｊｅｃｔ Ｗｉｚａｒｄ”菜单，弹出一个Ｉｎｔｒｏｄｕｃｔｉｏｎ窗口，说明创建一个工程包括的基本内容，选择Ｎｅｘｔ，进入下一步，弹出如图２所示的对话框，设置工程文件所在的目录、工程名称和顶层文件的实体名。
一般应该为每一个工程设置一个单独的工作目录，如果一个工程只有一个设计文件，则顶层文件的实体名应该和该文件名相同。
QuartusII软件使用说明
QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。
本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。
2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。
2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。
2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。
3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。
3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。
您可以根据需要选择适合的编辑器进行设计和编码。
4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。
4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。
4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。
4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。
4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。
5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。
5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。
5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。
5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。
5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。
Quartus-II使用教程图形输入
查看Quartus II生成的报告和统计数 据，了解设计的性能和资源使用情况， 以便进一步优化设计。
04 常见问题与解决方案
CHAPTER
如何处理设计中的冲突
冲突类型
资源冲突、时序冲突等。
解决方法
优化设计，重新分配资源，调整时序约束等。
避免策略
在设计阶段进行充分的仿真和时序分析，提 前发现并解决冲突。
Quartus II 使用教程 - 图形输 入
目录
CONTENTS
• 图形输入简介 • Quartus II 中的图形输入 • 图形输入工具的使用 • 常见问题与解决方案 • 图形输入的未来发展
01 图形输入简介
CHAPTER
什么是图形输入
图形输入是一种编程方式，通过图形化界面将设计的电路原理 图输入到EDA（Electronic Design Automation）软件中，如 Quartus II。
保存和导出设计
完成设计后，保存原理图文件并导出为 Quartus II项目文件（.qpf）。
优化和验证设计
优化设计
根据需要优化设计，例如调整元件布局、 布线等，以提高设计的性能和可制造性。
时序分析
进行时序分析，检查设计的时序约束 是否满足要求，如果不满足，需要对
设计进行调整。
仿真验证
使用仿真工具对设计进行验证，确保 设计的正确性和可靠性。
如何开始一个新的图形输入项目
启动 Quartus II 软件
打开 Quartus II 软件，选择“File”菜单中的“New Project”。
选择项目类型
在“New Project”对话框中，选择“Graphical Project”作为项目operties”对话框中，设置项目名称、保存路径、目 标器件等参数。
QuartusII软件的使用
Q u a r t u s I I软件的使用入门4．1Quartus II 简介Quautus II是Altera 公司的综合性PLD开发软件,支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整的PLD设计流程。
它支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对EDA第三方工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
在本教程中使用的Quartus II的版本为5.0 。
4．1．1 设计工作流程用户首先对所做项目进行设计，明确设计目的、设计要求。
然后利用原理图输入方式或文本输入方式进行设计输入。
输入完成后进行编译，若编译过程中发现错误，则应检查设计输入以修改错误，直至没有错误产生。
编译完成后进行仿真，检查是否达到了设计要求，若未达到要求，需重新检查设计输入及编译过程，不断迭代、收敛直至满足设计要求。
最后将设计配置到目标器件中进行硬件验证与测试。
4．1．2 Quartus II 的图形用户界面Quartus II 的图形用户界面如图所示，从图中可以看出共有以下几个子窗口。
编辑输入窗口项目导航窗口状态窗口消息窗口图Quartus II软件的图形用户界面1．Project navigator 项目导航窗口项目导航窗口包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和Design Units 提供了工程文件和设计单元的列表。
2．编辑输入窗口设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显示在这里。
3．Status窗口状态窗口，用以显示各系统运行阶段的进度。
4．Message窗口消息窗口，实时提供系统消息、警告和错误等信息。
quartus2使用指导
Q u a r t u s I I使用指南在这个实验中我们通过一个简单的实例来演示如何使用Quartus II。
在PLD器件上做一个完整的逻辑设计。
我们将在PLD上实现一个三人表决器的逻辑。
三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。
这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。
真值表如下：S1 S2 S3 LED1 LED20 0 0 0 10 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 0下面我们就具体来实现这一设计。
1、双击桌面上Quartus II的图标，启动Quartus II软件。
2、通过File => New Project Wizard…菜单命令启动新项目向导。
3、在随后弹出的对话框上点击Next按钮，继续。
4、在What is the working directory for this project栏目中设定新项目所使用的路径；在What is the name of this project栏目中输入新项目的名字: vote，点击Next按钮。
5、在这一步，向导要求向新项目中加入已存在的设计文件。
因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。
6、在这一步选择器件的型号。
Family栏目设置为Cyclone，选中Specific device selected in ‘Available devices’ list选项，在Avail able device窗口中选中所使用的器件的具体型号，这里以EP1C6Q240C8为例。
点击Next按钮，继续。
7、在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。
在这个实验中，我使用Quartus II6.0的默认设置，直接点击Next按钮，继续。
QuartusII软件操作
Quartus II 软件操作
第二步 根据电路图综合电路 电路图输入到CAD系统之后，许多CAD工具会对其进行处
理。流程的第一步是使用综合工具，将电路图编译成逻辑表 达式，然后，电路综合的下一步是工艺映射，通过使用可用 的逻辑元件，确定每个逻辑表达式如何在目标芯片中实现。
使用编译器。选择Processing/Compile tool 命令，打 开对应窗口，共包括四个模块。分析与综合模块执行 Quartus II 中的综合步骤，它产生逻辑元件组成的一个电路。 装配模块（Fitter)模块决定芯片上各电路元件的精确布局。 其中综合模块产生的每个元件都将在芯片上实现。每个模块 也可以单独运行。也可以使用其他命令启动编译。编译完成 时，可以查看编译报告。出现错误时，点击错误信息，可以 突出显示错误出现的位置。
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它
们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。
1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
① 功能仿真 选择Assignments/settings命令，打开settings窗口。
在该窗口的左面，单击Simulator项，在弹出的窗口中，选 择fuctional选项作为仿真模式。为了完成仿真器的设置， 需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始 运行电路的功能仿真。仿真结束之后， Quartus II指出仿 真完成，并给出仿真报告。
QUARTUSII使用说明
1）器件选择
4. 层次化设计
若设计项目较大，无法用一个文件把电路的设计细节 全部描述出来的话，就必须采用层次化的设计方法。HDL 不仅可以在不同的层次上对设计进行描述，而且还可以方 便地描述模块间的嵌套关系（通过元件引用）。但在图形 输入方式和原理图与HDL混合输入方式下进行层次化设计 就必须借助符号（Symbol）来描述嵌套关系。
时序逼近
编程、配置
设计输入
输入方式有：原理图（模块框图）、波形图、 VHDL、Verilog HDL、Altera HDL、网表等。QuartusⅡ 支持层次化设计，可以将下层设计细节抽象成一个符号 （Symbol），供上层设计使用。
QuartusⅡ提供了丰富的库资源，以提高设计的效率。 Primitives库提供了基本的逻辑元件。Megafunctions库为 参数化的模块库，具有很大的灵活性。Others库提供了 74系列器件。此外，还可设计IP核。
下图是以原理图方式设计的一个BCD码模6计数器 counter6。主要器件是一个四位二进制计数器74161 （Others库中的元件）和与非门（Primitives库中的元 件），采用异步复位的方法将计数的规模改为了六进制。
3. 建立HDL设计文件
第一步 打开文本编辑器 1）在管理器窗口中的选择菜单“File”→“New...”，或 直接在工具栏上点击按钮，打开“New”列表框。
编译
QuartusⅡ编译器主要完成设计工程的检查和逻辑综合，将工 程最终设计结果生成器件的下载文件，并为仿真和编程产生输出文 件。 第一步 打开编译器窗口 在管理器窗口中选择菜单“Processing”→“Compiler Tool”，则 出现编译器窗口，如下图。从图中可以看出，编译包括分析与综合 （Analysis & Synthesis）、适配器（Fitter）、汇编器（Assembler） 和时序分析器（Timing Analyzer）等。
QuartusII教程(完整版)
Quartus II 的使用 (2)1 工程建立 (2)2 原理图的输入 (5)3 文本编辑（verilog） (15)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图所示。
图 Quartus II 管理器工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图所示。
图建立项目的屏幕（2）输入工作目录和项目名称，如图所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图所示。
图加入设计文件（4）选择设计器件，如图所示。
图选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图所示。
图选择EDA 工具（6）建立项目完成，显示项目概要，如图所示。
图项目概要原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下 New ，新建图表/原理图文件，如图所示。
图新建原理图文件（2）在图的空白处双击，屏幕如图所示：（3）在图的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图所示；在图中，将光标移到右侧input右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图空白的图形编辑器图选择元件符号的屏幕图放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图所示；（6）在图中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图所示。
QuartusII运行步骤
1. 打开QuartusII软件，建立一个新的工程：1) 单击菜单File\New Project Wizard…2) 输入工程的路径、工程名以及顶层实体名。
3)单击Next>按钮，本实验没有包含已有文件，单击Next>按钮。
4) 设置我们的器件信息。
5) 单击Next>，指定第三方工具，这里我们不指定第三方EDA工具，单击Next>后结束工程建立。
2. 建立VHDL文件：1) 单击File\New菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件。
2）在编辑窗口中输入VHDL源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。
3) 编译工程单击Processing\Start Compilation开始编译，编译过程中可能会显示若干出错消息，参考提示原因对程序进行修改直到编译完全成功为止。
3. 建立矢量波形文件1) 单击File\New命令，在弹出的对话框中选择Other Files页面中的Vector Waveform File项，打开矢量波形文件编辑窗口：2) 双击窗口左边空白区域，打开Insert Node or Bus对话框：3) 单击Node Finder…按钮，打开以下对话框，选择Filter下拉列表中的Pins：all，并点击List按酒以列出所有的端口，通过>>按钮把这些端口加入到右面的窗口中，单击OK完成端口的添加。
4) 回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操作，最后保存次波形文件。
4. 进行功能仿真1) 单击Assignments\Settings…，在弹出对话框中将Simulation mode设置为Functional，即功能仿真。
指定仿真波形文件后单击OK 完成设置。
2) 单击Processing\Generate Functional Simulation Netlist以获得功能仿真网络表。
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Q u a r t u s I I软件的使用入门4．1Quartus II 简介Quautus II是Altera 公司的综合性PLD开发软件,支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整的PLD设计流程。
它支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
对EDA第三方工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
在本教程中使用的Quartus II的版本为5.0 。
4．1．1 设计工作流程用户首先对所做项目进行设计，明确设计目的、设计要求。
然后利用原理图输入方式或文本输入方式进行设计输入。
输入完成后进行编译，若编译过程中发现错误，则应检查设计输入以修改错误，直至没有错误产生。
编译完成后进行仿真，检查是否达到了设计要求，若未达到要求，需重新检查设计输入及编译过程，不断迭代、收敛直至满足设计要求。
最后将设计配置到目标器件中进行硬件验证与测试。
4．1．2 Quartus II 的图形用户界面Quartus II 的图形用户界面如图所示，从图中可以看出共有以下几个子窗口。
编辑输入窗口项目导航窗口状态窗口消息窗口图Quartus II软件的图形用户界面1．Project navigator 项目导航窗口项目导航窗口包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和Design Units 提供了工程文件和设计单元的列表。
2．编辑输入窗口设计输入的主窗口，无论原理图还是硬件描述语言编译、仿真的报告都显示在这里。
3．Status窗口状态窗口，用以显示各系统运行阶段的进度。
4．Message窗口消息窗口，实时提供系统消息、警告和错误等信息。
5．Tcl Console窗口Tcl命令窗口，可以直接输入Tcl命令或教本文件。
4．2Quartus II 软件使用本节我们以一个D触发器的设计为例，详细介绍Quartus II 的使用方法，引导读者快速入门，同时对每一步骤，包括设计输入（包括文本输入和原理图输入）、编译、仿真合器件配置等作了较为详细的说明，便于读者理解设计流程。
4．2．1设计输入Quartus II 支持多种设计输入方法，既允许用户使用多种方法描述设计，常用的设计输入方式有：原理图输入、文本输入和第三方EDA工具输入。
输入方法不同，生成的文件格式也不同。
QuartusII5.0版本软件中的设计输入支持的文件格式有：VHDL、Verilog-HDL、AHDL、Block Design File（原理图输入）、EDIF（网表文件输入）。
本例中主要介绍文本输入方法和原理图输入方法。
●VHDL(.vhd文件)：IEEE标准描述语言。
有美国国防部的逻辑描述标准发展而来，因而系统性、结构性较好。
支持从系统级到门级的描述方式，是目前最常用的HDL描述语言之一，可移植性较好。
●Verilog-HDL（.v文件）：IEEE标准描述语言。
拥有和C语言类似的格式和语法，在ASIC设计领域应用广泛。
支持行为级描述并在门级描述方面拥有独特的优势，也是目前最常用的HDL描述语言之一，可移植性较好。
●AHDL(.tdf文件)：Altera 公司自有的HDL描述语言。
在Altera公司的软件工具及提供的设计资源中应用广泛。
虽然并不是主流的HDL描述方式，可移植性也不是很好（只能用于Altera的综合器），但是使用它在描述一些逻辑尤其是与Altera器件底层相关的设计时结合的很好。
●Block Design File（.bdf文件）：原理图输入方式。
几乎所有的EDA工具都会提供原理图输入方式，这种方式简单易用而且非常直观，缺点时直观的图形背后调用的模块库不兼容导致了这种描述方式的可移植性不好。
值得一提的是，Quartus II的原理图输入方式实现了从原理图模块到HDL描述语言的双向自动转换功能，即可以实现原理图和HDL的混合输入，这在进行大型设计时是相当有意义的。
●EDIF Netlist（.edf文件）：网表文件输入。
网表记录的是设计的组成以及连接方式，由第三方综合工具产生或者IP供应商提供。
这种输入方式与上述四种的层次是不同的，可以理解为是已经综合完成的设计，Quartus II会根据网表的描述进行布局布线将设计具体部署到确定的Altera器件中。
下面开始进行设计输入的工作，此部分分为文本输入设计和原理图输入审计分别对进行D触发器的设计输入进行说明，下面首先打开Quartus II软件，点击QuartusII5.0的图标，打开Quartus II的图像用户设计软件，如图所示。
图打开Quartus II 软件4．2．1．1文本输入法设计输入：1．创建工程Quartus II有工程的概念，所谓工程就是当前设计的描述、设置、数据以及输出的集合，Quartus II会将这些存储在不同类型的文件中并置于同一文件夹吓。
所以在开始设计之前，必须创建工程，具体的步骤如下：（1）在启动的Quartus II软件下执行File－>New Project Wizard…命令，如图所示。
Quartus II会启动新建工程向导，向导的第一个页面是说明页面，介绍了向导所包含的步骤与相关的说明，直接点击【Next】按钮继续。
图New Project Wizard 菜单命令图设置工程名称及顶层实体名（2）向导的第一页用以设置工程文件夹、工程名称以及顶层实体名称，如图所示。
顶层实体名称必须与设计顶层文件的文件名一致，与VHDL设计中的顶层实体名一致，这一点需要特别注意。
另外实体名称也不能为中文，不能使用VHDL的关键字或者与Quartus II设计库中的模块名称相同，如现在建立的设计就不能命名为DFF，因为Quartus II设计库中包含有名为DFF的D触发器设计。
一般情况下，推荐工程文件夹、工程名称以及顶层实体名使用相同的名称。
（3）点击【Next】按钮，如果工程文件夹不存在，Quartus II会弹出如图所示的对话框询问是否新建该工程文件夹。
图新建工程文件夹点击【是】按钮确认进入下一步骤添加设计文件，对话框如图所示。
如果已有完成的设计文件，可以点击【…】按钮或者【Add All】将其添加到工程中。
这里并没有预先编辑D触发器的描述，所以直接点击【Next】按钮继续。
图添加设计文件（4）选择目标芯片的对话框，如图所示，这里选择的目标芯片是Cyclone系列的EP1C6Q240C8。
如果用户没有确定的目标芯片，可以仅在Family栏中选择合适的器件系列，由Quartus II自动选择。
图选择目标芯片（5）点击【Next】按钮进入EDA工具设置页面，如图所示，用以设置第三方的综合器、仿真器和时序分析工具。
默认值为不使用第三方EDA工具，在本工程中保持默认值不变，直接点击【Next】按钮继续。
第三发综合工具第三发仿真工具第三发时序分析工具图设置第三方EDA工具（6）在新建工程向导的最后一步，Quartus II会给出新建工程的摘要信息，点击【Finish】按钮即可完成向导。
图新建工程摘要2．文本输入（1）执行File－>New…菜单命令打开新建对话框，如图所示。
选中Device Design Files选项卡中的VHDL File后，点击【OK】按钮新建一个空白的VHDL文档。
Quartus II会自动将其命名为Vhdl.vhd，这时执行File－>Save命令将其保存，保存为对话框如图所示。
图新建对话框图保存设计文件（2）在新建的VHDL文档中进行设计输入，D触发器的VHDL描述如下所示：ENTITY DFF_REG isPORT(CLK,D,CLR: in BIT; ――定义端口Q,QN: out BIT);END ENTITY DFF_REG;ARCHITECTURE behavioural of DFF_REG isSIGNAL Qi : BIT; ――定义信号BEGINQ<= Qi;QN<= NOT Qi;PROCESS(clk,clr)BEGINIF (clr='1') thenQi<='0';ELSIF (clk'event and clk='0') then －－时钟下降沿触发Qi<=d;END if;END PROCESS ;END ARCHITECTURE behavioural;（3）完成VHDL语言输入之后，执行Process－> Analysis Current File菜单命令，启动Quartus II的语法检查功能，对当前文件进行分析。
如果在Message窗口中出现Error，在修改之后再次执行分析，直至没有错误提示为止。
图语法检查没有错误结果由于VHDL的语法较为生硬、格式化，在手工输入中常常会出现错误。
Quartus II的文本编辑器会将VHDL的关键字高亮来帮助用户在输入过程中避免错误，并且提供了语法检查功能进行完整的分析检错。
需要注意的是在阅读Quartus II错误报告时，应该先从第一个错误开始检查，后面的错误大多数情况下都是由前面的错误导致的。
直接在消息框中的错误信息上双击，即可在源代码中定位错误位置。
3．分配引脚分配引脚的目的是为设计指定输入输出引脚在目标芯片上的位置。
分配引脚的方法有许多种，这里介绍的Assignment Editor工具是一种比较常用的引脚分配方法。
Quartus II支持预先的I/O分配和确认操作，这样可以在整个设计流程中尽早进行印刷电路板的布线设计工作。
同样，设计人员可以在任何时间对引脚的分配进行修改和确认，无需再进行一次设计编译。
Assignment Editor是Quartus II提供的综合性的约束编辑器，除了分配引脚之外，在进行逻辑锁定、时序约束，以及Signal Probe等功能时都会使用到Assignment Editor。
引脚分配和最终的硬件平台是密不可分的，读者需要根据自己的硬件连接进行，这里仅作方法的介绍并不限制具体的分配结果，具体步骤如下：（1）在分配引脚之前，必须首先对设计进行分析及语法检查。
在Quartus II主界面中执行Processing－>Start－>Start Analysis & Elaboration命令，启动Quartus II的分析与语法检查。
如果发现错误，Quartus II会在下方的消息框给出提示信息，修改后再次执行检查，直至没有错误为止。