cmos4046集成电路研究锁相环(pll)的工作原理毕业外文翻译

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毕业设计论文：PLL锁相环电路

摘要

随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。

本次毕业设计的主要任务是，采用0.180.18μ

μm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。

本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。求。

关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺

Abstract

With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.

The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.

4046中文资料

CD4046引脚功能介绍pdf中文资料Post By：2009-4-2 10:02:25

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成,如下所示。

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〈CD4046内部电原理框图〉

CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放

大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

4046锁相环

4。4 数字锁相环

锁相环（PLL）电路是一种反馈控制电路。图1-37所示是基本锁相环电路的框图。当相位比较器的两个输入的相位差（θi－θo）不变时，这两个信号的频率一定相等，即fi=fo 从而实现输出信号的频率和相位对输入信号的频率和相位的自动跟踪。

图1—错误!未定义书签。基本锁相环电路框图

根据实际需要，对基本锁相环电路做相应的改动，增加必要的其他电路，人们设计出了有各种各样用途的锁相环电路。锁相环电路在通讯、仪器、机电控制的领域有着十分广泛的应用。

在锁相环电路中，若相位比较器的功能是比较两个模拟信号,压控振荡器输出的是正弦波，则称其为模拟锁相环电路；若相位比较器的功能是比较两个方波信号,压控振荡器输出的是方波，则称其为混合型锁相环电路（因为，低通滤波器通常总是模拟电路)，亦称其为数字锁相环电路。

4.4。1．数字锁相环集成电路74HC4046

本实验使用数字锁相环集成电路74HC4046。图1—38是其的电路原理示意图.由图可见，它由一个方波压控振荡器(VCO）和三个相位比较器。三个相位比较器分别是：异或相位比较器（NOR）,即PC1，其相位锁定范围为0~180°；相位—频率比较器（PFD），即PC2,其相位锁定范围为—360°~360°；JK触发相位比较器（JK）,即PC3，其相位锁定范围为0~360°。

图1—1 74HC4046的电路原理示意图

在使用相位比较器的选择方面，PC1是比较容易锁定的，但要求输入的信号是50％占空比，或者是一个波形较好的小信号正弦波。如果有条件达到这个要求，尽可能使用PC1。不对称的大信号如能得到一个比要求输出倍频的基准，用一个触发器分频就可以得到很严格

pll锁相环原理

PLL锁相环原理

PLL锁相环是一种常见的电路，它可以将输入信号的频率和相位与参考信号同步。PLL锁相环的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。PLL锁相环广泛应用于通信、计算机、音频、视频等领域。

PLL锁相环由相位检测器、低通滤波器、振荡器和分频器组成。相位检测器用于比较输入信号和参考信号的相位差，输出一个误差信号。低通滤波器用于滤除误差信号中的高频成分，得到一个平滑的误差信号。振荡器用于产生输出信号，其频率和相位受到误差信号的控制。分频器用于将输出信号分频，以便与参考信号进行比较。 PLL锁相环的工作原理如下：首先，输入信号和参考信号经过相位检测器比较，得到一个误差信号。然后，误差信号经过低通滤波器滤除高频成分，得到一个平滑的误差信号。接着，平滑的误差信号控制振荡器产生输出信号，其频率和相位受到误差信号的控制。最后，输出信号经过分频器分频，与参考信号进行比较，得到一个新的误差信号，反馈给相位检测器，形成一个闭环控制系统。

PLL锁相环的优点是具有高精度、高稳定性、快速响应等特点。它可以将输入信号的频率和相位与参考信号同步，实现信号的精确控制和处理。PLL锁相环在通信系统中广泛应用，例如频率合成器、

时钟恢复器、调制解调器等。在计算机系统中，PLL锁相环用于时钟同步、数据传输等方面。在音频、视频系统中，PLL锁相环用于数字信号处理、数字时钟恢复等方面。

PLL锁相环是一种重要的电路，它可以实现信号的精确控制和处理。它的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。PLL锁相环在通信、计算机、音频、视频等领域都有广泛的应用。

4046 CMOS PLL 锁相环电路

October 1987

Micropower Phase-Locked Loop

General Description

The CD4046BC micropower phase-locked loop (PLL) con-

sists of a low power, linear, voltage-controlled oscillator

(VCO), a source follower, a zener diode, and two phase

comparators. The two phase comparators have a common

signal input and a common comparator input. The signal

input can be directly coupled for a large voltage signal, or

capacitively coupled to the self-biasing amplifier at the sig-

nal input for a small voltage signal.

Phase comparator I, an exclusive OR gate, provides a digi-

锁相环芯片CD4046引脚,工作原理及应用电路

CD4046是通用的CMOS锁相环集成电路，其主要特点是:

1.电源电压范围宽（为3V－18V）;

2. 输入阻抗高(约100MΩ);

3. 动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式。

图2

各引脚功能如下：

1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

4046芯片

4046芯片是一种多功能模拟数字转换器（ADC）和数字模拟

转换器（DAC）芯片。它由一组数字逻辑门和放大器组成，

用于实现信号的模拟和数字转换。

4046芯片可用于多种应用，例如锁相环（PLL）电路、频率合成器、频率跟踪器、数码相位锁定环路（DPLL）等。它能够

将模拟信号转换为数字信号，并将数字信号转换为模拟信号。以下是关于4046芯片的详细介绍。

1. 锁相环（PLL）电路：4046芯片可用作PLL电路的核心部件。它可以实现频率合成、频率跟踪和相位锁定等功能。通过调整输入信号和参考信号之间的相位差，4046芯片可以将输

入信号锁定到参考信号的相位和频率。

2. 频率合成器：4046芯片可以生成稳定的高频信号。它可以

将低频信号调制到高频，并通过调整振荡器的控制电压来实现频率的调节。这使得4046芯片非常适合用于射频电路、电视

和广播设备等领域。

3. 频率跟踪器：4046芯片可以实现信号的频率跟踪和锁定。

它可以将一个输入信号的频率转换为数字信号，并通过反馈机制来调整输入信号的频率，使其与参考信号的频率保持同步。

4. 数码相位锁定环路（DPLL）：4046芯片可以用作数码相位

锁定环路的核心元件。数码相位锁定环路是一种常用的时钟恢复和时钟提取技术，可用于数据通信设备和数字音视频设备中。

4046芯片可以将失真的时钟信号转换为稳定的时钟信号，并通过反馈机制来实现时钟的同步和提取。

除了以上应用，4046芯片还具有以下特点：

1. 高精度：4046芯片具有很高的精度和稳定性，可以实现精确的模拟和数字信号转换。

CD4046中文资料

锁相环CD4046为数字锁相环(PLL)芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。同时，它还具有相位锁定状态指示功能。

信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。PDI由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI 由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。

R1 、R2、C确定VCO 频率范围。R1控制最高频率，R2控制最低频率。R2=∞时，最低频率为零。无输入信号时，PDⅡ将VCO调整到最低频率。

锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。

CD4046内部结构图

锁相环(pll)的工作原理

英文回答：

A phase-locked loop (PLL) is a control system that is widely used in electronic circuits to synchronize the phase and frequency of an output signal with that of a reference signal. It consists of three main components: a voltage-controlled oscillator (VCO), a phase detector, and a loop filter.

The working principle of a PLL can be explained in the following steps:

1. Phase Detection: The phase detector compares the phase of the reference signal with that of the output signal from the VCO. It generates an error signal that represents the phase difference between the two signals.

2. Frequency Control: The error signal is filtered by the loop filter to remove any unwanted noise and to provide

锁相环芯片CD4046引脚,工作原理及应用电路

CD4046是通用的CMOS锁相环集成电路，其主要特点是:

1.电源电压范围宽（为3V－18V）;

2. 输入阻抗高(约100MΩ);

3. 动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16 脚双列直插式。

图2

各引脚功能如下：

1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout 不一定是对称波形。对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

74HC4046锁相环电路

74HC/HCT4046A- -带压控振荡器（VCO）的锁相环电路

概述：74HC/HCT4046A是高速硅门CMOS器件，与“4000B”系列的“4046”引脚兼容，并且符合JEDEC标准号7A。74HC/HCT4046A为锁相环电路，内有一个压控振荡器（VCO）、三个不同的相位比较器（PC1、PC2、PC3，带一个公用信号输入放大器及一个公用比较器输入）。信号输入能直接耦合到大电压信号，或间接耦合（通过一系列电容）到小电压信号。自偏置输入电路使小电压信号保持在输入放大器线性区域。在无源低通滤波器的配合下，“4046A”构成了一个二阶环路锁相环（PLL）。由于使用了线性op-amp技术，因而可获得优良的VCO线性。

在TCL HiD2990P机型上测定

锁相环CD4046的原理详细介绍及应用电路

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作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]

锁相环CD4046的原理详细介绍及应用电路

锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。

图1

压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

图2

当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：

锁相环工作原理

锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子电路，广泛应用于通信、数据传输、信号处理等领域。它的主要作用是将输入信号的相位与参考信号的相位保持一致，从而实现信号的同步和稳定。

一、锁相环的基本组成部分

锁相环主要由相位比较器、低通滤波器、电压控制振荡器（Voltage Controlled Oscillator，简称VCO）和分频器组成。

1. 相位比较器（Phase Comparator）：相位比较器用于比较输入信号和参考信号的相位差，并产生相位误差信号。常见的相位比较器有二相比较器、三相比较器等。

2. 低通滤波器（Low Pass Filter）：低通滤波器用于滤除相位误差信号中的高频成分，将滤波后的误差信号作为控制信号输入给VCO。

3. 电压控制振荡器（Voltage Controlled Oscillator，简称VCO）：VCO根据输入的控制信号来调节输出信号的频率。当输入的控制信号为零时，VCO输出的频率保持不变。

4. 分频器（Divider）：分频器将VCO的输出信号进行分频，得到参考信号。分频器的作用是将高频的VCO输出信号转换为低频的参考信号，用于与输入信号进行相位比较。

二、锁相环的工作原理

锁相环的工作原理可以分为两个主要的阶段：捕获阶段和跟踪阶段。

1. 捕获阶段：在捕获阶段，锁相环通过调节VCO的频率和相位，使得输入信号与参考信号的相位差逐渐减小，直到相位差稳定在一个可接受的范围内。这个过

程中，相位比较器会产生相位误差信号，经过低通滤波器滤波后作为控制信号输入给VCO，VCO的频率和相位会根据控制信号进行调整，直到相位误差减小到零。

锁相环原理及应用

锁相环（Phase-Locked Loop，PLL）是一种电子电路，主要用于调整

频率和相位，使其与输入信号同步，并用来提供高精度的时钟和频率合成。

锁相环的原理是通过不断比较参考信号和输出信号的相位差，并通过

反馈控制来调整输出信号的频率和相位，使输出信号与参考信号保持稳定

的相位关系。锁相环通常由相位比较器、低通滤波器、控制电压发生器、

振荡器等组成。

锁相环的工作过程可以简单描述为以下几个步骤：

1.相位比较：输入信号与参考信号经过相位比较器，比较它们之间的

相位差。

2.滤波调整：比较结果经过低通滤波器，得到一个控制电压，该控制

电压用于调整振荡器的频率和相位。

3.振荡器反馈：通过控制电压调整振荡器的频率和相位，使输出信号

与参考信号保持稳定的相位关系。

4.输出信号：输出信号作为锁相环的输出，可以用于时钟同步、频率

合成等应用。

锁相环具有许多应用。以下是一些常见的应用案例：

1.时钟同步：在数字系统中，锁相环常用于同步时钟信号，确保各个

子系统的时钟一致，避免数据传输错误和时序问题。

2.频率合成：通过锁相环可以将一个低频信号合成为一个高频信号，

常用于通信系统、雷达、音视频处理等领域。

3.相位调制和解调：锁相环可以用于实现相位调制和解调，常用于无线通信系统和调制解调器等。

4.频率跟踪和捕获：锁相环可以自动跟踪输入信号的频率变化并调整输出信号的频率，用于跟踪和捕获频率变化较快的信号。

锁相环的优点是可以实现高精度的频率和相位调整，对于精密测量、通信系统等需要高稳定性、高精度的应用非常重要。然而，锁相环也存在一些局限性，比如锁定时间相对较长，对噪声和干扰较敏感，需要合适的滤波器和设计来提高性能。

锁相环电路设计与应用

锁相环（Phase-Locked Loop，PLL）是一种常见的电路设计和应用，广泛应用于通信、计算机、音频、视频、测量等领域。本文将介绍PLL的基本原理、电路设计以及应用。

一、PLL的基本原理

PLL是一种反馈控制系统，通过比较两个输入信号的相位差，并根据差异信号来调整时钟信号的相位和频率，使得输出信号与输入信号同步，以稳定输出信号的相位和频率。

PLL通常由以下几个主要组成部分构成：

1. 相频比较器（Phase/Frequency Detector，PFD）：将输入信号与反馈信号进行比较，产生差异信号。

2. 电压控制振荡器（Voltage-Controlled Oscillator，VCO）：根据差异信号调整输出信号的频率和相位。

3. 低通滤波器（Low-Pass Filter，LPF）：用于滤除VCO输出信号中的高频噪声。

4. 分频器（Divider）：将VCO输出信号进行频率分频。

PLL的工作原理如下：

1.将输入信号与反馈信号经过PFD进行比较，得到差异信号。差异信号表示输入信号与反馈信号之间的相位差和频率差。

2.差异信号经过低通滤波器进行滤波，得到一个DC信号，用于表示相位差和频率差。

3.DC信号经过增益放大后，作为控制信号输入到VCO中。VCO输出的

信号经过分频器进行频率分频，再与输入信号进行比较，形成反馈信号。

4.反馈信号经过低通滤波器进行滤波，形成新的输入信号，进一步调

整VCO输出的相位和频率，使得输出信号与输入信号同步。

二、PLL的电路设计

PLL的电路设计需要考虑以下几个方面：

锁相环(pll)的工作原理

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锁相环（PLL）是一种控制系统，用于保持输入信号和参考信号之间的相位和频率同步。PLL广泛应用于通信系统、数字信号处理、频率合成、时钟恢复等领域。