组合逻辑3-8译码器的设计实验报告

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EDA设计38译码器

E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

班级：通信13-3班

姓名：王亚飞

学号： 18 指导教师：

成绩：

电子与信息工程学院

信息与通信工程系

摘要

EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。

关键词：EDA；3-8译码器

1实验目的

1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。

2、初步掌握VHDL语言的常用语句。

3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。

2实验背景

VHDL的简介

VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit）

3 8译码器

试验一组合逻辑3线-8线译码器设计试验

一、试验目的

1、了解并初步掌握ModelSim软件的使用；

2、了解使用ModelSim进行组合数字电路设计的一般步骤；

3、掌握组合逻辑电路的设计方法；

4、掌握组合逻辑电路3线-8线译码器的原理；

5、掌握门级建模的方法；

二、试验原理

译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。因此，译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。

二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。例如，典型的3线-8线译码器功能框图图1-1所示。输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。

图1-1 3线-8线译码器框图

74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。表1-1是74HC138的逻辑功能表。当门电路G S的输出为高电平时，可以由逻辑图写出。

图1-2 74HC138逻辑功能图

表1-1 74HC138逻辑功能表

由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。

74HC138有3个附加的控制端''

123,S S S 和。当''123

S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁为高电

平。这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；

实验三 3-8译码器的功能测试及仿真

实验三3-8译码器功能测试及仿真

一、实验目的

1、掌握中规模集成3-8译码器的逻辑功能和使用方法。

2、进一步掌握VHDL语言的设计。

二、预习要求

复习有关译码器的原理。

三、实验仪器和设备

1．数字电子技术实验台1台

2．数字万用表1块

3．导线若干

4.MUX PLUSII软件

5.74LS138集成块若干

四、实验原理

译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。

译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。

1．变量译码器（又称二进制译码器）

用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。

以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。

3－8线译码器74LS138逻辑图及引脚排列图

38译码器实验报告

实验原理：

译码器是数字电路中的组合逻辑电路，它的作用是把二进制码组转换为相应的十进制

数或BCD码。由于是多对一的映射关系，故称为译码器。

常用的译码器有十进制译码器、BCD译码器、7段译码器（数码管译码器）等。

本次实验使用的是常用的数字电路集成电路74HC138，它是一个三-八行数码管译码器，能将3位二进制码译成8种不同的输出。

实验内容：

1. 搭建实验电路：将74HC138译码器与LED灯和电路板上的电源和接地线连接。

2. 上电测试：将电路板插到插座上，上电后，LED灯按照二进制码的不同组合依次闪烁。

3. 换成7段数码管：将LED灯换成7段数码管，上电后，数码管能够显示不同数字。

实验步骤：

1. 准备材料：电路板、74HC138译码器、LED灯、7段数码管、220欧姆电阻、杜邦线、面包板、数字万用表等。

2. 按照示意图，在面包板上连接电路，连接如下：

将电源和接地线连接到面包板中。

将74HC138译码器的8个输出引脚连接到面包板的8个LED灯的阳极上，并通过220

欧姆电阻连接到接地线上。同时，将74HC138译码器的3个选择输入引脚连接到面包板的

数字端口（1-3号端口）。74HC138的数据输入引脚不连接。

将7段数码管的A-G引脚连接到面包板的数字端口（4-10号端口），将7段数码管的DP引脚接到接地线上。

3. 检查电路连接：确保每个引脚都连接到正确的端口。使用数字万用表进行连通性

测试。

5. 更换电路元件：将LED灯换成7段数码管。使用数字万用表确认7段数码管引脚与数字端口的连接关系。

38译码器实现组合逻辑电路

院系电子信息工程学院班级姓名学号

实验名称38译码器实现组合逻辑电路实验日期

一、实验目的

1．掌握常用集成组合电路的应用；

2．掌握译码器的工作原理和特点；

3．熟悉集成门电路、译码器的逻辑功能和管脚排列。

二、实验器件

1．数字电路实验箱

2．集成电路：74LS00、74LS138

三、实验原理

译码器所谓译码，就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。译码器可分为三类：变量译码器、码制变换译码器和显示译码器。变量译码器又称二进制译码器，用以表示输入变量的状态。对应于输入的每一组二进制代码，译码器都有确定的一条输出线有信号输出。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端。而每一个输出所代表的函数对应于n 个输入变量的最小项。

74LS138为3/8译码器，管脚图如图所示：

其中：A2、A1、A0

为地址输入端Y0－Y7 为输出端，低电平有效STA、STB、STC 为选通端

74LS138功能表如表3-2所示，当STA=1，STB+STC=0时，执行正常的译码操作，地址码所指定的输出端有信号输出（低电平0），其它所有输出端均无信号输出（全为1）。当STA=0，STB+STC=1，或STA=，STB+STC=1时，译码器被禁止，所以输出同时为1。

指导教师签名

院系电子信息工程学院班级姓名学号

实验名称38译码器实现组合逻辑电路实验日期

三、设计电路，实现

四、（1）逻辑电路图

（2）原理图

指导教师签名

院系电子信息工程学院班级姓名学号

实验名称38译码器实现组合逻辑电路实验日期

组合逻辑3-8译码器的设计实验报告

计算机科学与信息技术学院

实验报告

学号：姓名：班级：

课程名称：EDA设计SOPC技术实验名称：组合逻辑3-8译码器的设计实验性质：○1综合性实验○2设计性试验○3验证性试验试验时间：实验地点：

本实验所用的设备：

实验报告：（包括：目的、方法、原理、结果或实验小结）。

一、实验目的

1、通过3—8译码器的设计，掌握组合逻辑电路的设计方法；

2、掌握组合逻辑电路的静态测试方法；

3、初步了解可编程器件设计的全过程。

二、实验步骤

1、打开QuartusII软件，建立工程，选择FPGA器件，如图所示:

2、设计输入及管脚分配如图所示：

3、连接实物图并对工程进行编译、下载，功能仿真结果如图所示：

三、实验小结

任课教师评语：

教师签字：年月日注：每学期至少又一次设计性试验。每学期结束请任课教师按时按量统一交到教学秘书处。

用VHDL设计三八译码器。。超赞版

3-8译码器的设计

1 设计目的与要求

随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。由此，计算机对我们的社会对我们每个人都是很重要的。所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。

1.1 设计的目的

本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和思想。以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC设

计能力，提高分析、解决计算机技术实际问题的独立工作能力。也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。

1.2 设计要求

根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。译码器由三-八译码器为实例代表。

关键词:输入、输出、译码

3-8译码器

组合电路——3-8译码器的设计

一、实验目的

1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。

2、熟悉原理图输入及仿真步骤。

3、掌握组合逻辑电路的静态测试方法。

4、初步了解可编程器件设计的全过程。

5、理解硬件描述语言和具体电路的映射关系。

二、硬件要求

主芯片Altera EPM7128SLC84-15，时钟。

三、实验内容

描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。

四、实验原理

三-八译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输入端低电平有效输出端从零到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。三个输入端能产生的组合状态有八种。

电路符号：3-8译码器器工作原理框图。如图1所示。

图1

五、实验源程序：decoder3_8.vhd

library ieee;

use ieee.std_logic_1164.all;

entity decoder3_8 is

port(a,b,c,g1,g2a,g2b:in std_logic;

y:out std_logic_vector(7 downto 0));

end ;

architecture rtl of decoder3_8 is

signal dz:std_logic_vector(2 downto 0);

begin

dz<=c&b&a;

process(dz,g1,g2a,g2b )

begin

if (g1='1' and g2a='0' and g2b='0') then

74138译码器实验报告

一、实验内容

1、用2片3--8译码器拼接成4--16译码器。

2、仿真验证电路的正确性。

3、注意观察输出信号的毛刺（竞争冒险）。

二、实验步骤

本实验由Quart us软件来实现，过程如下：

1、首先建立一个新项目（我建立的项目名称为l），再在该项目下添加一个新文件（我添加的新文件的名称为1q）。

2、建立好工程以及文件以后，在打开的窗口对电路进行连接：

首先要先了解74138译码器的相关知识：

74138芯片就是一颗实现3--8译码器的常用组合逻辑芯片。

三、实验心得

在该实验中，由于是第一次使用Quart us软件，首先要熟悉该软件的使用，一个新项目的建立，以及在该项目下面添加不同的文件，比如本实验中要用到的PDF、VFW文件，在几次不正确的尝试以后，终于建立好了本实验的项目。在最后的仿真中，开始我的仿真图里面的竞争冒险现象不够明显，在把整个波形文件窗口缩小以后以及调整合适的周期，出现了明显的竞争冒险现象。

数电实验丨异或门-3_8译码器-模型机指令译码器

数字电路与逻辑设计实验一

一、实验目的

熟悉QuartusII仿真软件的基本操作，并用VHDL语言设计一个异或门。

二、实验内容

1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）

2、用VHDL语言设计一个异或门，最后仿真验证。

3、用VHDL语言设计一个3-8译码器，最后仿真验证。

4、用VHDL语言设计一个指令译码器，最后仿真验证。

第一部分：异或门

①实验方法

1、实验方法

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是Quartus II。

2、实验步骤

1、新建，编写源代码。

(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路

（设置文件名XOR2.vhd—在【add】）-【properties】径+设置project name为XOR2）-【next】

（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】

2、根据题意，画好原理图，写好源代码并保存文件。

原理图：

3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译，编译成功。

4、波形仿真及验证。新建一个vector waveform file。按照程序所述插入a,b,c三个节点（a、b为输入节点，c为输出节点）。(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。任意设置a,b的输入波形…点击保存按钮保存。然后【start simulation】，出name C的输出图。

tanner pro 3-8译码器课程设计

一、3-8译码器功能分析及逻辑设计、逻辑仿真 (1)

1.1功能分析 (1)

1.2逻辑设计 (1)

1.3逻辑仿真 (3)

二、晶体管级电路设计 (4)

三、S-Edit电路设计 (6)

3.1 NAND4的电路图及仿真 (6)

3.2 INV 的电路图及仿真 (9)

3.3译码器的电路图及仿真 (12)

3.3.1译码器的逻辑功能仿真 (13)

3.3.2译码器的功耗仿真 (18)

3.3.3译码器的延迟仿真 (22)

四、L-Edit电路设计 (27)

4.1 NAND4 的版图设计与DRC (27)

4.2 INV 的版图设计与DRC (29)

4.3译码器的版图设计及DRC (31)

五、LVS (32)

一、3-8译码器功能分析及逻辑设计、逻辑仿真

1.1功能分析

3-8 译码器的输入是 3 个口 , 输出是 8 个口。如果输入是 101 那么就是第 5 个口为低电平，表示二进制数是 5 。3-8 译码器的功能就是把输入的 3 位 2 进制数翻译成 10 进制的输出。3-8译码器具有3个数据输入端A2、A1和A0，1个片选输入端C S，8个数据输出端Y0~Y7，实现数据输入端到输出端的译码逻辑功能，片选端

C S低电平有效。

1.2逻辑设计

各个输出口的逻辑表达式如下：

Y0=C S A2 A1 A0

Y1=C S A2 A1 A0

Y2=C S A2 A1 A0

Y3=C S A2 A1 A0

Y4=C S A2 A1 A0

Y5=C S A2 A1 A0

Y6=C S A2 A1 A0

Y7=C S A2 A1 A0

表1.2.1为译码器真值表。

3-8译码器设计

摘要

EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软

件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。

随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当

中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个

Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。

关键词 EDA 输入，输出，译码器

Abstract

EDA technology is for the physical plane microelectronics technology, modern electronic design technology for the soul, and computer software technology as the means, and finally form integrated electronic system or application-specific integrated circuit ASIC for the purpose of a new technology. And VHDL language is one of the hardware description language, which are widely applied and the

38译码器的设计实验报告

ＥＤA实验报告书

姓名XXX学号xxxxｘxxﻩ实验时间

1根据74138的功能,当Ｓ0=1 ,S仁0， S２=0时译码器处于工作状态。否则译码

设器被禁止,所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达

计式，再画出电路。

思

冒２、使用VＨDL语言时,应注意头文件以及各种输入的格式，使用IF语句，ＣASＥ语句设计电路,最后再用ＥＮD语句结束程序。

USEＩEＥE.STD LＯGＩC １１64.ALL;

USE ＩEEE.STD_ＬOＧIC_UＮSIGNED.ALＬ；

EＮTITY SA IS

POＲT（

D:IN STD_LＯGIC_VＥＣTＯR(2DOＷNTO ０); Ｓ0,Ｓ1,S2:IN SＴD_LＯＧIC;

Y:OＵT STＤ_LOGIC＿ＶECＴOR(７ＤOWNＴO 0))；

EＮD ;

ＡRCＨITECTURＥ XIＡNI OF SA IS

BEGIN

PRＯＣESＳ。,SＯ,S1,S２)

BEGIＮ

ＩF (SO如TＨＥN Yｖ＝"1１111１11";

ＥLSＩＦ（ＳO=＂ＡND S1 =。AND S２=,0,)THEN

IＦ (Ｄ(2)=＇Ｏ* AND D(1 ）＝0 AND Ｄ(０)=O)THEN Ｙv=”01111１1１”；

EＬSIF （D（2)=Ｖ ANＤD(1)=0' ＡND D（0)＝1 ＊)TＨEN Yｖ=”1011１1１１H;

ELＳIF (D(2)＝,0，ＡＮD D(1 )=1* ＡNＤ D（O)=Ｏ，)ＴHEＮYv＝”11011１11“;

ELSIＦ (D（2)=V ＡND D(1)='1*ＡND D（0)='１'）ＴHEN Yv＝”11１011１1”;

实验三 3-8译码器的设计

实验三3-8译码器的设计

一．实验目的：

1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。

2、初步掌握VHDL语言的常用语句。

3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。

二、设计要求

设计一个3—8译码器使其满足如下真值表：

1.采用原理图输入法利用门电路进行设计并实现仿真、下载。

2.利用VHDL语言输入进行设计并进行仿真。

三、预习要求：

1.熟悉3-8译码器原理

2.根据原理绘制原理图。

3.初步写出VHDL语言程序。

四、实验记录

1.原理图及源程序。

2.仿真波形。（两种方法）

3.延时分析。（两种方法）

初识EDA--2三八译码器

5-9
Symbol对话框
4）用鼠标点击单元库前面的“+”号，展开单元库，用户可以选择所需要的图元或符号，该符号则显示在右边的显示符号窗口，用户
也可以在符号名称里输入你所需要的符号名称，点击OK按钮，所
选择的符号将显示在图形编辑器的工件工域。
5）参考图5-10所示，将要选择的器件符号放置在图形编辑器的工件区域，用正交节点工具将原件边接起来，然后定义端口的名称。在这个例子里，定义三个输入为A、B、C，定义八个输出为D0、 D1、D2、D3、D4、D5、D6、D7。用户也可以根据自己的习惯来定义这些端口名称。
பைடு நூலகம்
用同样的方法，依照表1-2和表1-3所示的硬件与FPGA的管脚连接表（或附录），对其它端口进行管脚分配，如图5-19所示。
5-19
所有引脚全部分配结束后的软件窗口
管脚分配好之后，按照表5-19 所示的编号，把实验箱上D0接线端子与EP1C6核心板I/O引脚区的101端子。用导线连接起来。按照同样的办法，把其他的几个接线端子用导线连接起来。下表是拨动开关的输入信号与FPGA的I/O的关系
对A段的波形周期进行设置
5-28
波形编辑器工具栏
根据仿真的需要输入A、B、C段的波形。完成后如图5-29所示。最后选择软件的File>Save进行保存。
5-29

数字逻辑实验报告

《数字逻辑实验报告》

学号：139074131

姓名：吴桂春

班级：计134班

指导老师：申元霞

日期：2018.6.10

实验一名称： 3-8译码设计

一、实验任务设计一个3-8译码器。

二、实验原理

1、列出真值表、写出逻辑函数

三、实验原理图：

三八译码器由三个输入端编码，输出有八个输出端。用与门以及非门通过“导线”连接而成。

四、实验步骤：

1)打开软件max+plus2，建立新目标文件开始画图。并保存原图，

设置工程指向。

2)选择芯片类型

本实验选择EPF10K10LC84-3芯片

3)编译配置

4)时序仿真：

由仿真结果可以看出，本实验仿真成功。

五、实验结果

六、实验分析

1、结合本次实验，简述原理图输入法设计组合电路的步骤。

设计输入原理图→电路的编译与适配→电路仿真与时序分析→管脚的重新分配与定位→器件的下载编程与硬件实现

2、时序仿真波形中，输出波形与输入波形是否同步变化？如何解释

输出波形中存在的毛刺？

不完全同步变化，存在延迟。

3、连线时，线条不能连接到器件内部，否则会出现编译错误。同时，添加激励脉冲时a，b，c分别为2倍的关系。加错激励信号结

果也将不正确。b5E2RGbCAP

实验二名称：全加全减器设计

一、实验任务

设计并实现一个一位全加全减器。

二、实验原理图

1.列出真值表、写出逻辑函数。

a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1

是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。p1EanqFDPw

三、实验步骤：

1）打开软件max+plus2，建立新目标文件开始画图。并保存原图，设置工程指向。