组合逻辑3-8译码器的设计实验报告
EDA实验一3-8译码器的设计
《电子设计自动化》实验报告实验一实验名称：３－８译码器的设计专业及班级：姓名：学号：一、实验目的：1.掌握组合逻辑电路的设计方法。
2.；3.掌握VHDL语言的基本结构及设计的输入方法。
4.掌握VHDL语言的基本描述语句的使用方法。
二、实验步骤（附源代码及仿真结果图）：1.建立工程，Quartus II --File--New project wizard（注意工程目录中不能出现中文字符，不能建立在桌面上）；弹出窗口如图2-3所示。
图2-3 New Project Wizard 窗口2.点击next，在出现的对话框中输入如下项目信息：a.项目路径，如：D:\EDA experiment\decoder38;b.（c.项目名称，如：decoder38。
如图2-4所示：图2-4 项目路径和项目名称对话框3.点击2次next后，出现如图2-5所示的对话框：a.Device family中选择Cyclone IV E;b.Available devices中选择EP4CE115F29C7.图2-5 器件选择窗口4.~5.点击next后，出现EDA工具设置对话框。
在Simulation一行中，Tool Name选择ModelSim-Altera，Fomat(s)选择VHDL，如图2-6所示。
图2-6 EDA工具设置对话框6.点击next，出现如图2-7所示的对话框：图2-7 新建项目汇总对话框7.点击Finish后，出现如图2-8所示的界面：&图2-8 decoder38项目界面8.点击File->New->VHDL File，如图2-9所示。
点击ok关闭对话框。
图2-9 新建VHDL文件窗口9.在文本编辑框内键入如下程序：LIBRARY ieee;USE decoder38 ISPORT(；A, B,C,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder38;ARCHITECTURE Behavior OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINindata <= C&B&A;PROCESS (indata, G1, G2A,G2B)#BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "000"=>Y<="";WHEN "001"=>Y<="";WHEN "010"=>Y<="";WHEN "011"=>Y<="";WHEN "100"=>Y<="";】WHEN "101"=>Y<="";WHEN "110"=>Y<="";WHEN "111"=>Y<="01111111";WHEN OTHERS =>Y<="XXXXXXXX";END CASE;ELSEY<="";END IF;：END PROCESS;END Behavior;10.将文件保存为后，开始编译，点击Processing->Start Compilation，编译成功后，出现如图2-10所示界面：图2-10 编译成功界面10. 再次新建一个vhdl文件，键入如下的modelsim测试程序：LIBRARY ieee;）USE decoder38_tb ISEND decoder38_tb;ARCHITECTURE Behavior OF decoder38_tb ISCOMPONENT decoder38PORT (A,B,C,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT;#SIGNAL A: STD_LOGIC:='0';SIGNAL B : STD_LOGIC:='0';SIGNAL C: STD_LOGIC:='0';SIGNAL G1: STD_LOGIC:='1';SIGNAL G2A: STD_LOGIC:='0';SIGNAL G2B: STD_LOGIC:='0';SIGNAL Y: STD_LOGIC_VECTOR(7 DOWNTO 0);CONSTANT CLK_PERIOD: TIME:=10ns;<BEGINA<=not A after CLK_PERIOD;B<=not B after 20ns;C<=not C after 40ns;U1: decoder38 port map(A=>A,B=>B,C=>C,G1=>G1,G2A=>G2A,G2B=>G2B,Y=>Y);END behavior;11. 将文件保存为，编译通过。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此，译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。
例如，典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。
3-8译码器设计
EDA实验报告
学院：专业：班级：
点击菜单项File->New Project Wizard 帮助新建工程。
参看图打开Wizard 之后，界面如2-3
5.选择设计所用器件。
由于本次实验没有使用开发板，故可先随意选择。
8.培养良好的文件布局。
Quartus II 默认把所有编译结果放在工程根目
2.2 使用VHDL完成硬件设计指定单独的编译结果文件目录
9.添加所需设计文件。
本次实验通过VHDL 来描述所设计的硬件，因此要添加VHDL 设计文件到工程文件中去。
74LS138 是常用的小规模集成电路芯片，用于译码。
它有
12.分析与综合。
点击菜单项Processing->start->Start Analysis &
13.全编译文件。
点击菜单项Processing->start compilation
15. Pins 菜单项执行之后，会出现一个引脚配置窗口。
参看图
为了将逻辑分配到 FPGA 外围引脚上，必须根据所用的 FPGA 型号配置输出引脚。
根据所提供的对应开发板指导手册，将 3-8 译码器的输入与输出分别配置到开发板的3 个选择开关（SW2，SW1，SW0）以及8 个LED （LEDR7-LEDR0）上。
16.全编译文件。
完成分配引脚后，点击菜单项Processing->start
18.之后的输出画面如图2-23 所示。
◆本实验指导结束Pins引脚配置窗口：。
38译码器实验报告
38译码器实验报告实验原理：译码器是数字电路中的组合逻辑电路，它的作用是把二进制码组转换为相应的十进制数或BCD码。
由于是多对一的映射关系，故称为译码器。
常用的译码器有十进制译码器、BCD译码器、7段译码器（数码管译码器）等。
本次实验使用的是常用的数字电路集成电路74HC138，它是一个三-八行数码管译码器，能将3位二进制码译成8种不同的输出。
实验内容：1. 搭建实验电路：将74HC138译码器与LED灯和电路板上的电源和接地线连接。
2. 上电测试：将电路板插到插座上，上电后，LED灯按照二进制码的不同组合依次闪烁。
3. 换成7段数码管：将LED灯换成7段数码管，上电后，数码管能够显示不同数字。
实验步骤：1. 准备材料：电路板、74HC138译码器、LED灯、7段数码管、220欧姆电阻、杜邦线、面包板、数字万用表等。
2. 按照示意图，在面包板上连接电路，连接如下：将电源和接地线连接到面包板中。
将74HC138译码器的8个输出引脚连接到面包板的8个LED灯的阳极上，并通过220欧姆电阻连接到接地线上。
同时，将74HC138译码器的3个选择输入引脚连接到面包板的数字端口（1-3号端口）。
74HC138的数据输入引脚不连接。
将7段数码管的A-G引脚连接到面包板的数字端口（4-10号端口），将7段数码管的DP引脚接到接地线上。
3. 检查电路连接：确保每个引脚都连接到正确的端口。
使用数字万用表进行连通性测试。
5. 更换电路元件：将LED灯换成7段数码管。
使用数字万用表确认7段数码管引脚与数字端口的连接关系。
6. 上电测试：再次上电，调整数字端口上的开关，能够让7段数码管显示不同的数字。
实验结果：经过搭建和调试，我们成功实现了74HC138译码器的上电测试和数码管显示的功能。
我们通过手动改变数字端口上的开关状态，成功地改变了LED灯的亮灭顺序和7段数码管的显示数字。
实验结果显示，译码器具有将二进制码组转换为相应十进制数或BCD码的功能，能够广泛应用于数字电路中。
组合逻辑3-8译码器的设计实验报告
计算机科学与信息技术学院
实验报告
学号：姓名：班级：
课程名称：EDA设计SOPC技术实验名称：组合逻辑3-8译码器的设计实验性质：○1综合性实验○2设计性试验○3验证性试验试验时间：实验地点：
本实验所用的设备：
实验报告：（包括：目的、方法、原理、结果或实验小结）。
一、实验目的
1、通过3—8译码器的设计，掌握组合逻辑电路的设计方法；
2、掌握组合逻辑电路的静态测试方法；
3、初步了解可编程器件设计的全过程。
二、实验步骤
1、打开QuartusII软件，建立工程，选择FPGA器件，如图所示:
2、设计输入及管脚分配如图所示：
3、连接实物图并对工程进行编译、下载，功能仿真结果如图所示：
三、实验小结
任课教师评语：
教师签字：年月日注：每学期至少又一次设计性试验。
每学期结束请任课教师按时按量统一交到教学秘书处。
eda
实验项目一一、实验目的1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验内容使用MAXPLUSII软件,设计一个3－8译码器,得出正确的仿真验证结果。
三、实验原理、方法和手段3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平情况下，能表示所有的输入组合。
3-8译码器采用原理图输入的方式将三个输入端与其的非以八种与的方式进行连接进而得出输出。
四、设计输入五、仿真输出六、实验总结（被加数）Ai（被加数）Bi（半加和）Hi（本位进位）Ci实验二 半加器设计实验类型：综合 一、实验目的设计并实现一个一位半加器。
二、实验内容使用MAXPLUSII 软件,设计一个一位半加器,得出正确的仿真验证结果。
三、实验原理、方法和手段半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数的和。
一位半加器有两个输入、输出。
一位半加器示意图Bi Ai Bi Ai Hi ∙+∙= Bi Ai Ci ∙=采用原理图输入的方式将两个输入端同或输出是，与输出co四、设计输入五、仿真输出六、实验总结实验项目 五一、实验目的设计并实现一个带进位的通用加法器设计。
二、实验内容使用MAXPLUSII 软件设计一个带进位的通用加法器,得出正确的仿真验证结果。
三、实验原理、方法和手段加法器，是产生数的和的装置。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
3-8译码器
组合电路——3-8译码器的设计一、实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、熟悉原理图输入及仿真步骤。
3、掌握组合逻辑电路的静态测试方法。
4、初步了解可编程器件设计的全过程。
5、理解硬件描述语言和具体电路的映射关系。
二、硬件要求主芯片Altera EPM7128SLC84-15，时钟。
三、实验内容描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。
四、实验原理三-八译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输入端低电平有效输出端从零到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。
三个输入端能产生的组合状态有八种。
电路符号：3-8译码器器工作原理框图。
如图1所示。
图1五、实验源程序：decoder3_8.vhdlibrary ieee;use ieee.std_logic_1164.all;entity decoder3_8 isport(a,b,c,g1,g2a,g2b:in std_logic;y:out std_logic_vector(7 downto 0));end ;architecture rtl of decoder3_8 issignal dz:std_logic_vector(2 downto 0);begindz<=c&b&a;process(dz,g1,g2a,g2b )beginif (g1='1' and g2a='0' and g2b='0') thencase dz iswhen "000"=>y<="11111110";when "001"=>y<="11111101";when "010"=>y<="11111011";when "011"=>y<="11110111";when "100"=>y<="11101111";when "101"=>y<="11011111";when "110"=>y<="10111111";when "111"=>y<="01111111";when others=>y<="XXXXXXXX"; end case;elsey<="11111111";end if;end process;end;六、波形仿真结果。
74138译码器实验报告
74138译码器实验报告
一、实验内容
1、用2片3--8译码器拼接成4--16译码器。
2、仿真验证电路的正确性。
3、注意观察输出信号的毛刺（竞争冒险）。
二、实验步骤
本实验由Quart us软件来实现，过程如下：
1、首先建立一个新项目（我建立的项目名称为l），再在该项目下添加一个新文件（我添加的新文件的名称为1q）。
2、建立好工程以及文件以后，在打开的窗口对电路进行连接：
首先要先了解74138译码器的相关知识：
74138芯片就是一颗实现3--8译码器的常用组合逻辑芯片。
三、实验心得
在该实验中，由于是第一次使用Quart us软件，首先要熟悉该软件的使用，一个新项目的建立，以及在该项目下面添加不同的文件，比如本实验中要用到的PDF、VFW文件，在几次不正确的尝试以后，终于建立好了本实验的项目。
在最后的仿真中，开始我的仿真图里面的竞争冒险现象不够明显，在把整个波形文件窗口缩小以后以及调整合适的周期，出现了明显的竞争冒险现象。
数电实验丨异或门-3_8译码器-模型机指令译码器
数字电路与逻辑设计实验一一、实验目的熟悉QuartusII仿真软件的基本操作，并用VHDL语言设计一个异或门。
二、实验内容1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计一个异或门，最后仿真验证。
3、用VHDL语言设计一个3-8译码器，最后仿真验证。
4、用VHDL语言设计一个指令译码器，最后仿真验证。
第一部分：异或门①实验方法1、实验方法采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是Quartus II。
2、实验步骤1、新建，编写源代码。
(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路（设置文件名XOR2.vhd—在【add】）-【properties】径+设置project name为XOR2）-【next】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】 (2).新建：【file】-【new】（第二个AHDL File）-【OK】2、根据题意，画好原理图，写好源代码并保存文件。
原理图：3、编译与调试。
确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译，编译成功。
4、波形仿真及验证。
新建一个vector waveform file。
按照程序所述插入a,b,c三个节点（a、b为输入节点，c为输出节点）。
(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。
任意设置a,b的输入波形…点击保存按钮保存。
然后【start simulation】，出name C的输出图。
5、时序仿真或功能仿真。
实验三--3-8译码器的设计
实验三3-8译码器的设计
一．实验目的：
1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
二、设计要求
设计一个3—8译码器使其满足如下真值表：
1.采用原理图输入法利用门电路进行设计并实现仿真、下载。
2.利用VHDL语言输入进行设计并进行仿真。
三、预习要求：
1.熟悉3-8译码器原理
2.根据原理绘制原理图。
3.初步写出VHDL语言程序。
四、实验记录
1.原理图及源程序。
2.仿真波形。
（两种方法）
3.延时分析。
（两种方法）。
数字逻辑实验报告
《数字逻辑实验报告》学号：139074131姓名：吴桂春班级：计134班指导老师：申元霞日期：2018.6.10实验一名称： 3-8译码设计一、实验任务设计一个3-8译码器。
二、实验原理1、列出真值表、写出逻辑函数三、实验原理图：三八译码器由三个输入端编码，输出有八个输出端。
用与门以及非门通过“导线”连接而成。
四、实验步骤：1)打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2)选择芯片类型本实验选择EPF10K10LC84-3芯片3)编译配置4)时序仿真：由仿真结果可以看出，本实验仿真成功。
五、实验结果六、实验分析1、结合本次实验，简述原理图输入法设计组合电路的步骤。
设计输入原理图→电路的编译与适配→电路仿真与时序分析→管脚的重新分配与定位→器件的下载编程与硬件实现2、时序仿真波形中，输出波形与输入波形是否同步变化？如何解释输出波形中存在的毛刺？不完全同步变化，存在延迟。
3、连线时，线条不能连接到器件内部，否则会出现编译错误。
同时，添加激励脉冲时a，b，c分别为2倍的关系。
加错激励信号结果也将不正确。
b5E2RGbCAP实验二名称：全加全减器设计一、实验任务设计并实现一个一位全加全减器。
二、实验原理图1.列出真值表、写出逻辑函数。
a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。
p1EanqFDPw三、实验步骤：1）打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2）选择芯片类型本实验选择EPF10K10LC84-3芯片3）编译配置4）时序仿真：由仿真结果可以看出，全加全减器仿真成功。
实验三名称：七段显示译码器一、实验任务设计并实现一个七段显示译码器。
二、实验原理图1. 列出真值表、写出逻辑函数8421BCD输入代码数字A3A2A1A0a b c d e f g 000000000010 000110011111 001000100102 001100001103 010********* 010*********011011000006011100011117 100000000008 1001000010092、数字显示是由0—9共有十个数字所以有四个输入端，输出端分别编码为a—g，每一个字母代表一个笔画。
3～8线译码器和非门实现逻辑函数
3～8线译码器和非门实现逻辑函数3～8线译码器是非门电路的实际应用之一,它可以将输入信号转换为数字信号。
下面是一个简单的逻辑函数实现,使用3～8线译码器和非门:假设我们有一个输入信号X,该信号由3个比特(二进制位)表示。
我们需要将该信号转换为一个二进制数,以便我们可以进行后续的逻辑运算。
首先,我们将非门和非门连接在一起,以将输入信号X转换为输出信号Y。
具体而言,我们将非门的输出设置为0,输入设置为1,此时Y的输出将等于X的异或。
接下来,我们需要将Y的每个比特转换为一个二进制数,以便我们可以进行逻辑运算。
我们可以使用一个三输入三输出的计数器来实现这一点。
计数器的每个输入连接到非门的输入端,每个输出连接到Y的每个比特的输入端。
具体而言,计数器的第1个输入连接到非门的第1个输入端口,第2个输入连接到非门的第2个输入端口,第3个输入连接到非门的第3个输入端口。
计数器的每个输出连接到Y的对应比特的输入端口。
当计数器达到0时,Y的每个比特都将被转换为0,因为非门的输出设置为0,输入设置为1。
我们可以使用一个组合逻辑框架来实现这一点,将每个计数器的输出连接到一组逻辑门,以实现逻辑运算。
具体而言,我们可以使用一个4位计数器,其中每个计数器的输出连接到一个与非门,以实现0、1、0、1的组合逻辑运算。
例如,如果我们需要将Y的比特转换为0、1、0、1中的一个,我们可以使用如下配置:```Y T10 T9 T8 T7------ ------ ------ ------0 | | | |1 | | | |0 | | | |1 | | | |0 | | | |1 | | | |T1 ------ T2 ------ T3 ------ T40 | X | 0 | 0 |1 | X | 1 | 1 |0 | 0 | X | 0 |1 | 1 | 0 | X |0 | 1 | 1 | 1 |1 | 0 | 1 | 0 |```在这个例子中,X的比特数为3,因此我们需要将X转换为0、1、0、1中的一个。
3-8译码器设计
摘要EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。
随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。
本设计就是运用VHDL语言设计的3-8译码器。
3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。
关键词 EDA 输入，输出，译码器AbstractEDA technology is for the physical plane microelectronics technology, modern electronic design technology for the soul, and computer software technology as the means, and finally form integrated electronic system or application-specific integrated circuit ASIC for the purpose of a new technology. And VHDL language is one of the hardware description language, which are widely applied and theintegrity of the structure to make it a hardware description language representative.Along with the social economy and the development of science and technology, more and more electronic product surged into our daily life in the daily life of decoder plays an important role. This design is theuse of the design of 3-VHDL language 8 decoder. 3-8 decoder circuit, input variables have three namely D0, D1, D2, output variable has eight Y0-Y7, D0 to input variables, D1, D2 decoding, can determine the output, the output terminal of the Y0-Y7 into effective (low level), so as to achieve the purpose decoding.Key word EDA input output decode目录引言EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术。
3-8译码器设计
3-8译码器设计(总20页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除目录摘要 ....................................................................................................... 错误!未定义书签。
ABSTRACT................................................................................................... 错误!未定义书签。
第1章设计介绍....................................................................................... 错误!未定义书签。
1.１ EDA技术介绍 ............................................................................ 错误!未定义书签。
3-8译码器介绍................................................................................ 错误!未定义书签。
图集成电路图 ................................................................................... 错误!未定义书签。
图1-3 3—8译码器原理 .................................................................... 错误!未定义书签。
第2章设计过程概述............................................................................... 错误!未定义书签。
范文4.3常用组合逻辑电路(3线—8线译码器138)
• 编码： 将输入的每个高/低电平信号变成一个对应的二 进制代码
最新.
1
选通输入端 S'
I '7
I '6
I '5
状态信号 I '4
输入端
I '3
〔低电平有效〕 I '2
I '1
I '0
YS'
YE' X
最新.
74HC148
Y ' S 选通输出端
Y '2 代码输出端 Y '1 Y '0 〔低电平有效〕 Y'EX 扩展端
最新.
16
例1：利用74HC138设计一个多输出的组合逻辑电 路，输出逻辑函数式为：
Z1 AC ' A'BC AB'C Z2 BC A'B'C Z3 A'B AB'C Z4 A'BC ' B'C ' ABC
最新.
17
解：先将要输出的逻辑函数化成最小项之和的形式， 即
Z1ACABCABCm3m4m5m6 Z2 BCABCm1m3m7 Z3 ABABCm2m3m5 Z4 ABCBCABC m0m2m4m7
S2'S3'0时
Yi'(S1mi)'
最新.
12
• 利用附加控制端进展扩展 • 例：用74HC138〔3线—8线译码器〕 • 构成 4线—16线译码器
最新.
13
D3=0
Zi' mi'
最新.
D3=1
14
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。
3线8线译码器设计
课程设计任务书学生姓名：陈莲专业班级：自动化0607指导教师：李向舜工作单位：自动化学院题目: 3线-8线译码器初始条件：1.以上版本软件；2.课程设计辅导资料：“数字电路EDA入门”、“VHDL程序实例集”、“EDA技术与VHDL”、“EDA与数字系统设计”等；3.先修课程：电路、电子设计EDA、电子技术基础等。
4.要紧涉及的知识点：门电路、组合逻辑电路、时序逻辑电路等。
要求完成的要紧任务:（包括课程设计工作量及其技术要求，和说明书撰写等具体要求）1.课程设计时刻：1周；2.课程设计内容：依照指导教师给定的题目，按规定选择其中1套完成；3.本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。
具体设计要求包括：①温习EDA的相关技术与方式；②把握VHDL或Verilog语言，并要求能编写程序。
③Quartus软件的利用：把握程序编辑、编译、调试、仿真方式。
④设计相关简单的电路，完成既定的功能。
4.课程设计说明书按学校“课程设计工作标准”中的“统一书写格式”撰写，具体包括：①目录；②译码器相关的理论分析、归纳和总结；③3线-8线译码器的结构组成、原理分析及真值表。
④程序设计框图、程序代码（含注释）；⑤给出程序中要紧函数或语句的功能说明和利用说明；⑥给出程序仿真运行结果和图表、和实验结果分析和总结；⑦课程设计的心得体会（至少500字）；⑧参考文献；⑨其它必要内容等。
时刻安排：指导教师签名：年月日系主任（或责任教师）签名：年月日摘要本次能力拓展训练要求设计一个3线-8线译码器，要紧在于分析3线-8线译码器的组成和其实现原理，本次拓展训练要紧目的在于研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码，上机调试运行程序，记录实验结果，并对实验结果进行分析和总结。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
计算机科学与信息技术学院
实验报告
学号：姓名：班级：
课程名称：EDA设计SOPC技术实验名称：组合逻辑3-8译码器的设计实验性质：○1综合性实验○2设计性试验○3验证性试验试验时间：实验地点：
本实验所用的设备：
实验报告：（包括：目的、方法、原理、结果或实验小结）。
一、实验目的
1、通过3—8译码器的设计，掌握组合逻辑电路的设计方法；
2、掌握组合逻辑电路的静态测试方法；
3、初步了解可编程器件设计的全过程。
二、实验步骤
1、打开QuartusII软件，建立工程，选择FPGA器件，如图所示:
2、设计输入及管脚分配如图所示：
3、连接实物图并对工程进行编译、下载，功能仿真结果如图所示：
三、实验小结
任课教师评语：
教师签字：年月日注：每学期至少又一次设计性试验。
每学期结束请任课教师按时按量统一交到教学秘书处。