基于场的寄生电容并行提取方法
寄生参数提取 starrc流程
寄生参数提取 starrc流程英文回答：## Parasitic Parameter Extraction (StarRC Flow)。
Introduction.Parasitic parameters are key factors influencing the accuracy and efficiency of modern integrated circuit (IC) designs. These parameters account for the unwantedelectrical effects caused by the physical layout of transistors and interconnects, and their accurateextraction is crucial for predicting circuit performance and reliability.StarRC is a widely used commercial tool for parasitic parameter extraction. It employs a full-wave electromagnetic field solver to compute the resistance, capacitance, and inductance of various structures within an IC layout. This approach provides highly accurate resultsbut can be computationally intensive for large and complex designs.StarRC Extraction Flow.The StarRC parasitic parameter extraction flowtypically involves the following steps:1. Layout Preparation: The IC layout is prepared by flattening the layers and removing unnecessary details.2. Mesh Generation: A mesh is generated over the layout to define the geometry for electromagnetic field simulations.3. Electromagnetic Field Simulation: The full-wave solver in StarRC is employed to compute the electromagnetic fields and extract the parasitic parameters.4. Post-Processing: The extracted parasitic parameters are post-processed to remove unwanted effects and improve the accuracy of the extraction.Applications of Parasitic Parameter Extraction.The parasitic parameters extracted using StarRC can be utilized in various applications, including:Circuit simulation: Parasitic parameters can be incorporated into circuit simulators to predict circuit behavior under different operating conditions.Timing analysis: Parasitic parameters impact circuit delays and timing characteristics, and their accurate extraction is essential for accurate timing analysis.Electrostatic discharge (ESD) analysis: Parasitic parameters influence the ESD susceptibility of ICs, and their extraction is crucial for ESD protection design.Power integrity analysis: Parasitic parameters affect power distribution networks and can lead to power supply noise and voltage drop issues, which can be mitigated by considering these parameters in power integrity analysis.Benefits of Using StarRC.StarRC offers several advantages for parasitic parameter extraction:Accuracy: StarRC employs a full-wave electromagnetic field solver, which provides highly accurate results.Scalability: StarRC can handle large and complex designs with millions of transistors and billions of interconnects.Efficiency: StarRC utilizes advanced algorithms and parallelization techniques to optimize the extraction process.User-Friendliness: StarRC provides a user-friendly interface and comprehensive documentation to facilitate its usage.Conclusion.Parasitic parameter extraction is critical for modern IC design. StarRC offers a robust and accurate solution for extracting these parameters, enabling designers to better predict circuit performance, improve reliability, and mitigate design risks.中文回答：## 寄生参数提取（StarRC 流程）。
三维互连线寄生电容提取算法的设计和实现
三维互连线寄生电容提取算法的设计和实现
三维互连线寄生电容提取算法的设计和实现可以分为以下几个步骤：
1. 网格划分：首先将三维互连线网格进行划分，将电路板等设备转换为三维网格，每个网格都表示一个物理单元。
划分可以根据物理板的几何形状和布局进行，可以使用立方体网格或其他形状的网格。
2. 寄生电容模型：为每个网格单元引入寄生电容模型。
寄生电容是由于物理结构造成的电容效应，对电路的性能和信号传输有重要影响。
常用的寄生电容模型包括等电势-电容模型和栅
极-模块电容模型。
3. 电容提取：根据寄生电容模型，计算每个网格单元之间的电容值。
可以使用有限元法、有限差分法等数值方法进行计算。
计算的结果可以存储在矩阵或数组中，作为后续电路仿真和优化的输入。
4. 算法优化：根据具体的需求，算法可以进行优化。
例如，可以采用并行计算或并行化算法，以加快计算速度；可以使用近似算法或快速算法，以减少计算复杂度。
5. 算法实现：根据设计的算法，使用具体的编程语言实现算法。
常用的编程语言包括C++、Python等。
实现中需要注意算法
的数据结构和算法的复杂度，以提高效率。
6. 算法验证：对实现的算法进行验证，验证方法可以包括对比仿真结果和实际测量结果，以及与其他算法的对比等。
以上是三维互连线寄生电容提取算法的设计和实现的一般步骤。
具体的实现过程和优化策略可以根据具体的需求和实际情况进行调整和改进。
重叠组合法的芯片级三维寄生电容提取及其并行实现
ｃ ｍ ｂ ｎ ｔ ｎ ａ ａｌ ｌ ｏ ｐ ｔ ｇ ｏ ｉ ａ ｉ ；ｐ ｒ ｌ ｍ ｕ ｉ ｏ ｅ ｃ ｎ
ቤተ መጻሕፍቲ ባይዱ
扰分析， 需要 快 速 、 准确地 计算 金 属连线 间 的耦合 寄
０ 引
目
生 电容 ， 意味着 提 取 所 有 导 体 间 全耦 合 电容 矩 阵 这
变得 更 加重 要 … ．另 外 ， 意 拐 角 和 大 量 通 孔 已在 任 多层 互 连线 中使 用 ， 绝 缘 层 也 多 采 用 保形 介质 ［ 而 ］ 及铜 工 艺 中的多 平 面 介 质 等 复 杂 结构 ， 使精 确 的 更
Ｉ ｓ Ｐａ ａ ｌ ｌＩ ｐ ｅ ｅ ａ ｉ ｎ ｔ ｒ ｌｅ ｍ ｌ ｍ ｎｔ ｔｏ
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‘ Ｄｅａ ｔ ｎ Ｃ ｍｐ ｔｒＳ ｉ ｃ ａ ｄ Ｔ ｃ ｎ ｌｇ ’ ｐ ｒｍｅ ｔ （ ｏ ｕ ｅ ｃ ｎ ｅ ｎ ｅｈ ｏｏｙ，Ｔ ｉｌｌａ Ｕ ｉｅ ｓ ｙ，Ｂ ｉ ｎ １ ０ ８ ） ｅ ｓ ￣ ｕ ｎ ｖ ｒｉ ｎ ｔ ｅ ｉｇ ｊ ０ ０ ４ ’Ｂ ｉ ｎ ｏ Ｄ ｅｈ ｏｏ ｙ Ｃ ｍｐ ｎ （ ｅ ｉｇ ＨＴ Ｅ Ａ Ｔ ｃ ｎ ｌ ｏ ａ ｙ。Ｂ Ｏ ｎ １０ ８ ） ｊ ｇ ｅ ｉｇ Ｏ ０４
２０ ０ ６年 ２月
重 叠组 合 法 的芯 片级 三 维 寄 生 电容 提 取及 其并 行 实现
尹 航¨ 喻文健ｎ 陆涛涛 王泽毅¨
（ 华 大 学 计 算 机科 学 与技 术 系 北 京 １０ ８ ） 清 ０ ０ ４ ’北 京 华 天 中 汇 科技 有 限 公 司 北 京 １０ ８ ） （ ０ ０ ４
片级三维寄生电容的并行提取算法
Ａｂｓｔｒａｃｔ
Ｗｉｔｈ ｐｒｅｖａｌｅｎｃｅ ｏｆ ｍｕｌｔｉ—ｃｏｒｅ ＣＰＵ ａｎｄ ｄｉｓｔｒｉｂｕｔｅｄ ｃｌｕｓｔｅｒｓ。ｐａｒａｌｌｅｌ ｃｏｍｐｕｔａｔｉｏｎ ｉｓ
为了适应一般版图结构的全芯片、全路径电容 提取，文献［２］中将文献［３］的方法加以改进，提出了 双向区域重叠组合方法进行电容提取，即先将芯片 （或待求解区域）沿２个方向划分为一系列重叠的窗 口，然后采用ＨＢＢＥＭ算法计算每个窗口以及窗口 重叠区域的电容并，最后通过这些电容矩阵的加减 运算得到完整耦合电容矩阵．文献［２］方法具有较高 的精度和计算效率．
为直接边界积分方程
ｒ
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Ｇ“，＋Ｉ ｇ？““’ｄＰ＝ｌ“ｊ．ｑ（ｆ）ｄ／＂ （１）
如
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其中，“∥是介质ｉ中源点ｓ的电势，口＝ａｕ／ａｎ是边
界上一点电势的法向导数，ｆＪ是与源点附近边界几
何形状有关的常数．Ｕｓ。＝ｌ／４耳ｒ是Ｌａｐｌａｃｅ方程基本
解，其沿单位外法向ｒｌ的方向导数为ｑ？一ａ“，／ａｎ＝
一（，，ｎ）１４ｎｒ３，，．为源点到被积分点的向量（，．为相
Ｇ．１面上电势和电位移的
连续性条件，可以消去介质交界面的变量，再通过
万方数据
计算机辅助设计与图形学学报
导体表面电荷变量凝聚技术得到方程Ａｕ＝口．其中， 向量Ｈ和ｑ只包含所求解区域外边界上的变量以及 每个导体的电势和总电荷，矩阵Ａ被称为边界电容 矩阵（ｂｏｕｎｄａｒｙ ｃａｐａｃｉｔａｎｃｅ ｍａｔｒｉｘ，ＢＣＭ）．ＢＣＭ 已经包含了全耦合电容矩阵的信息．
互连寄生电容参数提取的离散几何法改进方法研究
摘要随着集成电路的不断发展，晶体管数目增加，集成电路的器件尺寸也在不断缩小，目前集成电路的量产工艺已缩小至纳米级。
于此同时，互连线尺寸也在不断缩小，在集成电路工艺体系中，工艺技术以及材料都会影响互连线的电学参数，而互连线受到影响也会导致最终集成电路芯片的性能难以评估和芯片成品率的下降。
在当前纳米级的芯片设计中，精确计算互连线的延迟对芯片的性能评估至关重要，互连寄生参数提取已成为集成电路设计中一个很重要的研究课题。
本文提出了对离散几何法来提取寄生参数进行改进的方法。
本文针对离散几何法单纯使用外心做参考点构建对偶网格的算法进行改进。
离散几何法需要对求解区域进行离散，对于离散化处理后得到局部网格单元不佳的情况下，采用网格单元的重心或其他形心构建对偶网格予以修正替换该算法，在基于原始网格和对偶网格采用标量位作为未知量构建本构矩阵，该本构矩阵将依然具有正定性，可以改善迭代法求解原离散几何法构建的本构矩阵的收敛性。
并将基于权重的Hodge算子引入电磁场场求解中，对离散后的单元网格进行加权，使用加权后的外心构建对偶网格再使用离散几何法进行计算，这样就不再需要在对局部网格进行修正。
为了验证所提取的改进后的离散几何法算法的有效性，以及观察其原始网格与对偶网格的能量互补特性，并考察改进算法在寄生电容参数提取中的应用，在本文中已经列出来了部分算例来验证改进后的算法。
关键词：离散几何法，电容参数提取，加权AbstractWith the continuous development of integrated circuits, the number of transistors has increased, and the device size of integrated circuits has been continuously reduced. At present, the mass production process of integrated circuits has been reduced to the nanometer level. At the same time, the size of interconnect lines is also shrinking. In the integrated circuit process system, process technology and materials will affect the electrical parameters of interconnect lines, and the influence of interconnect lines will also make it difficult to evaluate the performance of the final integrated circuit chip. And the decline in chip yield. In the current nanometer chip design, accurate calculation of interconnect delay is critical to the performance evaluation of the chip, and interconnect parasitic parameter extraction has become an important research topic in integrated circuit design. This paper proposes an improved method for extracting parasitic parameters by discrete geometric method.In this paper, the discrete geometry method that using the outer center as the reference point to construct the dual grid algorithm need to be improved. Discrete geometry method needs to discretize the solution area. If the local grid unit is not good after the discretization process, the center of gravity or other centroid of the grid unit is used to construct a dual grid to modify and replace the algorithm. Lattice and dual grids use scalar bits as unknowns to construct a constitutive matrix. The constitutive matrix will still have positive definiteness, which can improve the convergence of the iterative method to solve the constitutive matrix constructed by the original discrete geometry method. Introduce the weight-based Hodge operator into the electromagnetic field solution, weight the discrete element grid, use the weighted outer center to construct the dual grid, and then use the discrete geometry method to calculate, so that there is no need to the grid is corrected.In order to verify the effectiveness of the extracted improved discrete geometry algorithm, and to observe the energy complementary characteristics of the original grid and the dual grid, and to investigate the application of the improved algorithm in the extraction of parasitic capacitance parameters, this article has been listed Some examples are given to verify the improved algorithm.Key words: discrete geometric method, capacitance parameter extraction, Weighted目录第一章绪论 (1)1.1研究背景 (1)1.2 寄生参数提取及其地位 (2)1.3寄生参数提取方法 (3)1.4国内外研究现状 (5)1.5本文结构 (5)第二章离散几何法与其它寄生参数提取方法 (7)2.1互连寄生参数提取方法 (7)2.2有限元法 (9)2.3离散几何法 (11)2.4离散几何法与有限元法的对比 (15)2.5本章小结 (17)第三章基于形心位置调整的离散几何法改进方法 (18)3.1离散网格的形态 (18)3.2对于形心位置的优化 (19)3.3算例 (24)3.4本章小结 (35)第四章基于权重的离散几何法改进方法 (36)4.1加权优化 (36)4.2算例 (39)4.3本章小结 (42)第五章结论 (44)5.1全文总结 (44)5.2展望 (44)参考文献 (46)图表目录表3.1 寄生电容参数矩阵结果（单位：10-10F/单位长度） (25)表3.2 不同网格情况下有限元法及修正的离散几何法结果（单位：fF/μm） (31)图1.1 集成电路设计流程图 (3)图1.2 寄生参数提取流程 (4)图2.3 二维空间各单元对于原始及对偶本构材料矩阵的贡献 (14)图2.4 二维空间的三角形单元e (14)图2.5 有限元法和离散几何法的对偶求解 (16)图3.6 将直角三角形的外心修正为内心 (21)图3.7 锐角三角形与钝角三角形相接1 (22)图3.8 锐角三角形与钝角三角形相接2 (22)图3.9 将钝角三角形的外心修正为重心 (22)图3.10 将钝角三角形的外心修正为内心 (23)图3.11 两钝角三角形相接 (23)图3.12 将两钝角三角形的计算参考点修正为重点 (24)图3.13 对两钝角三角形重新划分网格 (24)图3.14 由4导体构成的静电系统，#1为衬底 (25)图3.15 以中间导体作为主导体时的静电场空间分布图 (26)图3.16 三角化空间剖分图（233个节点、450个单元） (26)图3.17 标注出非锐角三角形组成的空间剖分图 (27)图3.18 离散几何法所使用的对偶网格（加上原始网格的边界上中点） (28)图3.19 离散几何法所使用的对偶网格（对偶网格各区域边界进行额外处理） (28)图3.20 三角化空间剖分图（2,767个节点、5,356个单元；其中非锐角三角形34个） (29)图3.21 三角化空间剖分图（10,197个节点、20,042个单元） (29)图3.22 仅标注出非锐角三角形组成的计算区域图（非锐角三角形数量为24个）30 图3.23 离散几何法所使用的对偶网格（加上原始网格的边界上中点，对应原始网格具有2767个节点及5356个单元） (30)图3.24 离散几何法所使用的对偶网格（对偶网格各区域边界进行额外处理，对应原始网格具有2767个节点及5356个单元） (31)图3.25 不同计算方法下主导体自电容值随网格加密的变化趋势 (32)图 4 26 不同计算方法下主导体自电容值随网格加密的变化趋势（半对数坐标轴） (33)图3.27 不同计算方法下主导体自电容值的误差随网格加密的变化趋势 (33)图3.28 不同计算方法下主导体与另一导体的互电容值随网格加密的变化趋势 (34)安徽大学硕士学位论文第一章绪论1.1研究背景集成电路（Intergrated Circuit,简称IC）是一种为实现电路的基本功能，通过一系列工艺过程将晶体管和元器件通过互连线连接封装在半导体晶片上的微型结构。
集成电路设计中基于随机行走的电容参数提取计算方法
集成电路设计中基于随机行走的电容参数提取计算方法
在集成电路设计中，电容参数的准确提取至关重要。
传统的提取方法需要通过对电路进行模拟，得到电容参数的数值，这样的方法存在着计算量大、耗时长的问题。
为了解决这个问题，近年来提出了基于随机行走的电容参数提取计算方法。
该方法通过将电容参数看作电路中的一个节点，利用随机行走的方式来计算出电容的数值。
具体来说，就是在电路中随机选择一个节点，然后向其它节点进行随机移动，直到回到原节点。
在这个过程中，记录下每次移动经过的电容值，然后求其平均值，就可以得到该节点处的电容参数。
相较于传统方法，基于随机行走的电容参数提取计算方法不仅计算量小，耗时短，而且还可以减少电路模拟带来的误差。
因此，该方法在集成电路设计中具有广泛的应用前景。
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finfet单元结构的寄生参数提取
finfet单元结构的寄生参数提取FinFET（Fin Field-Effect Transistor）是一种三维晶体管结构，其带来了新的寄生参数，需要进行提取和建模。
寄生参数是指在电路元件中存在且具有一定影响的电阻、电容和电感等参数。
对于FinFET单元结构，其中的寄生参数包括通道电阻、接触电阻、源/漏接触电阻、栅氧电容、外延电阻等，下面将对这些寄生参数进行详细的提取方法进行介绍。
首先，通道电阻是FinFET单元结构中的一个重要寄生参数。
它影响了传输特性和输出特性的性能。
常用的提取方法是基于建模和测量的结合。
在建模方面，可以使用二维有限元方法或二维瞬态电流导数方法进行计算模拟。
而在测量方面，可以通过量测终端I-V曲线和直流注入方法进行实验测量。
通过这些方法可以获得通道电阻的数值和变化规律。
其次，接触电阻是FinFET单元结构中的另一个重要寄生参数。
它影响了信号传输的稳定性和速度。
接触电阻的提取方法可以分为电学方法和物理方法两种。
电学方法主要通过测量接触电阻的电流-电压关系，如线性插值法或基于界面Hamiltonian的方法。
而物理方法主要通过X射线能谱学和原子力显微镜技术等手段进行非接触测量。
这些方法可以获得接触电阻的数值和分布情况。
此外，源/漏接触电阻也是需要提取的寄生参数之一。
它对FinFET 单元结构的低电压操作和快速开关速度具有重要影响。
提取方法主要是通过测量晶体管结构的源/漏接触电压和电流关系，获取接触电阻的数值和特性。
栅氧电容是FinFET单元结构中的一个重要寄生参数。
它在FinFET 单元结构的小尺寸和高频操作中起到关键作用。
常用的提取方法包括基于测量和建模的方法。
测量方法主要通过C-V（电容-电压）曲线测量、电流充放技术和频率响应技术进行实验测量。
而建模方法可以通过有限元分析和开路时域反射法进行计算模拟。
这些方法可以获得栅氧电容的数值和变化规律。
最后，外延电阻是寄生参数中的一个重要因素。
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第４１卷第２期武汉大学学报（工学版）Ｖ０１．４１Ｎｏ．２２００８年４月ＥｎｇｉｎｅｅｒｉｎｇＪｏｕｒｎａｌｏｆＷｕｈａｎＵｎｉｖｅｒｓｉｔｙＡｐｒ．２００８文章编号：１６７１—８８４４（２００８）０２—０１０３—０４基于场的寄生电容并行提取方法孙世磊１’３，薛金涛２，王高峰３，姬晓辉４（１．武汉大学计算机学院，湖北武汉４３００７２；２．复旦大学微电子国家重点实验室，上海２００４３３，３．武汉大学微电子与信息技术研究院，湖北武汉４３００７２；４．武汉大学经济与管理学院，湖北武汉４３００７２）摘要：在集成电路版图寄生参数提取中，基于场的方法虽然能够提供更为精确的结果，却由于时间及空间复杂度等问题无法直接应用于复杂互连线网络参数提取．针对这一问题对复杂导体进行切分，并结合分治法和并行计算技术加速参数提取．解决由于互连线网络过于庞大引起基于场的提取引擎失效的问题，并能够提供较精确的分布式参数．关键词：集成电路；电容；寄生参数；并行计算中图分类号：ＴＰ３１１文献标志码：ＡＰａｒａｌｌｅｌｍｅｔｈｏｄｆｏｒｆｉｅｌｄ—ｂａｓｅｄＩＣｐａｒａｓｉｔｉｃｃａｐａｃｉｔａｎｃｅｅｘｔｒａｃｔｉｏｎＳＵＮＳｈｉｌｅｉｌ”，ＸＵＥＪｉｎｔａ０２，ＷＡＮＧＧａｏｆｅｎ９３，儿Ｘｉａｏｈｕｉ４（１．ＳｃｈｏｏｌｏｆＣｏｍｐｕｔｅｒ，ＷｕｈａｎＵｎｉｖｅｒｓｉｔｙ，Ｗｕｈａｎ４３００７２，Ｃｈｉｎａ，２．ＳｔａｔｅＫｅｙＬａｂｏｒａｔｏｒｙｏｆＡＳＩＣ＆Ｓｙｓｔｅｍ，ＦｕｄａｎＵｎｉｖｅｒｓｉｔｙ，Ｓｈａｎｇｈａｉ２００４３３，Ｃｈｉｎａ；３．ＩｎｓｔｉｔｕｔｅｏｆＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆ＩｎｆｏｒｍａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ，ＷｕｈａｎＵｎｉｖｅｒｓｉｔｙ，Ｗｕｈａｎ４３００７２，Ｃｈｉｎａ；４．ＳｃｈｏｏｌｏｆＥｃｏｎｏｍｉｃｓａｎｄＭａｎａｇｅｍｅｎｔ，ＷｕｈａｎＵｎｉｖｅｒｓｉｔｙ。
Ｗｕｈａｎ４３００７２，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｉｎｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ（ＩＣ）ｌａｙｏｕｔｐａｒａｓｉｔｉｃｅｘｔｒａｃｔｉｏｎ，ｆｉｅｌｄ—ｂａｓｅｄｍｅｔｈｏｄｓｃａｎｐｒｏｖｉｄｅｍｏｒｅＳＯ—ｐｈｉｓｔｉｃａｔｅｄｒｅｓｕｌｔ；ｂｕｔｉｔｃａｎｎｏｔｂｅｅｍｐｌｏｙｅｄｄｉｒｅｃｔｌｙｉｎｃｏｍｐｌｅｘｉｎｔｅｒｃｏｎｎｅｃｔｐａｒａｓｉｔｉｃｅｘｔｒａｃｔｉｏｎｄｕｅｔｏｔｉｍｅａｎｄｓｐａｃｅｃｏｍｐｌｅｘｉｔｙｉｓｓｕｅｓ．Ｉｎｔｈｉｓｐａｐｅｒ，ｃｏｍｐｌｅｘｃｏｎｄｕｃｔｏｒｉｓｄｉｖｉｄｅｄｉｎｔｏｓｅｇｍｅｎｔｓ；ａｎｄｔｈｅｅｘ—ｔｒａｃｔｉｏｎｉｓａｃｃｅｌｅｒａｔｅｄｂｙｄｉｖｉｄｉｎｇ—ａｎｄ—ｃｏｎｑｕｅｒｉｎｇａｎｄｐａｒａｌｌｅｌｃｏｍｐｕｔａｔｉｏｎｍｅｔｈｏｄ．Ｂｙｖｉｒｔｕｅｏｔｔｈｉｓｔｅｃｈｎｉｑｕｅ，ｔｈｅｓｌｏｗｄｏｗｎｏｆｔｈｅｆｉｅｌｄ—ｂａｓｅｄｓｏｌｖｅｒｃａｕｓｅｄｂｙｌａｒｇｅ－ｓｃａｌｅｉｎｔｅｒｃｏｎｎｅｃｔｎｅｔｗｏｒｋｓｃａｎｂｅｏｖｅｒｃｏｍｅ．Ｍｏｒｅｏｖｅｒ，ｔｈｉｓｎｅｗａｐｐｒｏａｃｈｉｓａｂｌｅｔｏｐｒｏｖｉｄｅｍｏｒｅａｃｃｕｒａｔｅｄｉｓｔｒｉｂｕｔｅｄｐａｒａｍｅｔｅｒｓ．Ｋｅｙｗｏｒｄｓ：，ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ；ｃａｐａｃｉｔａｎｃｅ；ｐａｒａｓｉｔｉｃｅｘｔｒａｃｔｉｏｎ；ｐａｒａｌｌｅｌｃｏｍｐｕｔｉｎｇ随着集成电路技术的飞速发展，电路特征尺寸急剧缩小，工作频率不断提高，互连线效应已经成为影响诸如延迟、功耗和可靠性等电路性能的主要因素．作为电路后仿真的基础，快速准确地提取互连线寄生参数变得更加重要．然而寄生电容提取问题却面ｌ临更大挑战：（１）互连线的数量随着晶体管数量的增加而迅速增加；（２）由于多层工艺的使用，互连线结构越来越复杂．直接对整个版图进行参数提取，问题的规模非常庞大，如果单纯使用基于场的提取器虽然能够获得很高的精度，却由于需要耗费太多时间而不可行．目前主流的电容参数提取方法一般分两步完成版图的互连线参数提取：首先采用基于规则的快速算法ｎ３对整个版图互连线电容参数做一次评估，再使用基于场的提取器对高于一定阈值的网络进行精确提取；另外通过加窗技术［２’３］可有效减小问题的规模．然而这两种方法仍无法解决单个复杂网络精确计算问题．本文设计并实现一种并行寄生参收稿日期：２００７—１１－３０作者简介：孙世磊（１９８１一），男，河南固始县人，博士研究生，研究方向为超大规模集成电路计算机辅助设计．基金项目：国家自然科学基金资助项目（编号：９０３０７０１７）．１０４武汉大学学报（工学版）数提取方法，该方法不但能够高效并行处理参数提取问题，而且结合分治法［４３能够解决由于单个网络过于复杂而造成场提取器失效的问题，并生成精确的分布式模型．１主要算法思想考虑一个嵌入到多层电介质中的优个导体，各导体上分布的电荷与导体上电势的关系可表示为下面方程：Ｑ”＝Ｃ彬”×口”（１）其中：Ｑ”、垂”为仇维向量，分别对应优个导体表面电荷量和导体电势；Ｃ，ｌ“为仇个导体的电容矩阵．假定导体．ｆ电势为１，其他导体电势为０，则Ｐ舳的第歹列就等于各导体表面的电荷量．重复上面过程ｍ次即可确定Ｃ““矩阵．通过上面的分析知，一个多导体系统电容矩阵第歹列的求解实际上归结为已知歹根导体电势为１其他导体电势为０条件下各导体表面电荷量的计算．在求解过程中，必须解决两个问题：矩阵元素的求解和积分的评估口１；稠密大型非对称线性方程求解．其中前者对于特定导体系统，只需要评估一次，后者是影响时间复杂度的关键．然而几乎所有应用于多导体系统电参数提取的边界元方法都表现为关于离散面元靠的超线性复杂度．像预修正ＦＦＴ算法吲和奇异值展开算法ｍ都需要Ｏ（ｎｌｏｇ（ｎ））计算时间，而快速多极算法需在满足电荷均匀分布的条件下才能达到０（咒）计算时间，而且当问题的规模扩大之后，上述所有方法的线性矩阵迭代求解次数都会缓慢增长．另一方面，该方法对复杂的关键网络及其周边导体提取出来的电参数是集总的ＲＣ模型，这可能会引起较大的时延评估误差．Ｙｕ等ｎ３提出了对于关键网络划分的算法，从而将一个复杂的关键网络及其周边导体构成的窗口划分成许多子窗口．其算法的关键思想是在导体被划分的截面处追加一部分导体，从而使划分区域电场的分布基本维持不变．如图１所示，一个导体Ｓ一｛Ｓ，，Ｓ：，Ｓ。
）被划分成３段，导体Ｓｚ的两端分别被追加了一部分导体ｂ，和ｂｚ，这两部分追加导体与Ｓ。
和Ｓ。
紧靠着Ｓ。
的一部分相同．求解导体Ｓｚ与周边导体构成的子窗口系统的电容参数时，认为妒（ｂ。
）＝驴（ｂ：）一驴（Ｓ：）＝１，其他周边导体电势驴一０．基于场的提取器就可以求得关键网络区段Ｓ。
与周边导体的互电容以及Ｓ：的自电容．要注意的是，Ｓ。
的自电容只包括Ｓ：表面的电荷，不包括ｂ，和ｂ。
的表面电荷．同理，周边导体与Ｓｚ的互电容也应只考虑Ｓ。
区段所形成窗口内的导体表面电荷数（而不是Ｓ：、ｂ，和ｂ：形成的窗口）．图１导体划分基于上面的算法，关键网络的寄生电容参数提取，就可以把该关键网络及其周边导体构成的窗口划分成一段一段的子窗口分别提取，形成一个分布式的电容网络．这些包含关键网络区段及其周边导体的子窗口也可以作为独立的问题并行求解．２程序设计对关键网络的划分算法可以在满足一定精度的前提下解决由于关键网络过于复杂造成的提取引擎失效问题．本文在此基础上进一步设计实现一套并行算法，能够高效地并行利用场求解器精确求解互连线寄生电容参数．图２表示了基于消息传递接口［９３（ＭｅｓｓａｇｅＰａｓｓｉｎｇＩｎｔｅｒｆａｃｅ，ＭＰＩ）的３Ｄ电容提取并行算法流程．图中可以看出各从进程除了接受数据不一样外，程序功能完全一样：接受主进程发送过来的几何数据（工作），调用离散模块和３Ｄ快速电容提取引擎完成参数提取，并将结果向主进程返回．每次工作的提取结果为一组电容．主进程负责任务分配和收集计算结果．３试验结果３．１交叉线结构并行提取根据前面描述的算法，基于ＭＰＩ的一个实现ＭＰＩＣＨｌ．２．６开发了相应的３Ｄ电容提取并行程序．该程序所用２Ｄ、３Ｄ提取引擎性能描述见文献［７］、［９］、［１０］．实验平台如下：主进程机器：操作系统Ｒｅｄｈａｔ９．０，ＣＰＵＣｅｌｅｒｏｎ２．０ＧＨｚ，内存５１２Ｍｂ；从进程机器：操作系统Ｒｅｄｈａｔ９．０，ＣＰＵＣｅｌｅｒｏｎ２．０ＧＨｚ，内存２５６Ｍｂ．首先分析了１００个４×４交叉线结构的提取，其中每根线的尺寸为５ｐｍＸ５ｕｍＸ１００ｕｍ，同层导线间距为５ｐｍ，层间距为ｌＯｕｍ（图３）．图４则第２期孙世磊，等：基于场的寄生电容并行提取方法１０５图２基于ＭＰＩ的电容提取并行算法流程表示了提取完这１００个交叉线结构所需的时间与集群系统机器总量之间的关系．图５表示了对于１００个交叉线结构本并行算法加速比几乎是随着机器数量的增长线性增长的．图３４ｘ４交叉线结构．量ｇ、星富妞｝＝七图４１００个Ｂｕｓ４×４网络的并行提取时间图５１００个Ｂｕｓ４×４网络的并行提取加速比本次实验采用７台主机构成的机群系统，分别对１００个ｋ×ｋ（ｋ一１，２，３，４，５，６）交叉线结构进行了电容提取并计算出了相应的加速比（图６）．图中可以看出，对于是≥３的矗×五交叉线结构，加速近乎恒定，此时通信的影响可以忽略；而对于较小的交叉线结构（如ｈ一１），通信时间占用了较大时间比例，故加速比比较低．因而，采用基于ＭＰＩ的并行提取程序来提取多个网络的电容时，单个网络的规模不宜太小．３．２一个全局网络的电容并行提取图７采用基于窗口的提取技术，选取了由电源／地网络包围着的一个全局时钟网络，全局时钟线、电源／地线的宽度和厚度都为１０／ｚｍ，各线的长度及间距信息均已标示图中．３．２．１时钟网络的３Ｄ电容提取对图７结构采用３Ｄ电容提取引擎提取的结果见表１，正数表示白电容，负数表示互电容，单位ｐＦ，下同．计算中离散面片数１９７１０个，耗时１２．２ｍｉｎ．丑删口Ｒ图６加速比与交叉线结构导体数之间的关系表１时钟网络的３Ｄ电容提取ｐＦ３．２．２时钟网络的电容并行提取由前文讨论知该问题可按照图８所示的子窗口划分进行并行提取．实验中使用４台计算机构成的机群，配置均如前文所述．计算耗时５６ｓ（由耗时最长的Ａ窗口决定），表２列出了计算结果．相比于整个时钟网络提取而言，并行提取的误差在３％以内，提取速度却有较大的改善．此处得出的结果并不说明并行提取能有超线性的加速能力，整个时钟网络提取速度慢于预期时间原因在于问题规模太大导致内存不够，频繁地与硬盘交换数据使得提量兰粟。
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