基于TMS320C6416的跳频信号自动接收机

A /D 芯片采用 AD 公司的 AD6644AST - 65,最 高采样率 65 MHz,采样精度 14 位 。需要输入差分 信号 ,因为模拟前端的输出为单端信号 ,采用 1∶4的 耦合线圈把单端信号变成差分信号 。采样时钟也是 用耦合线圈从 60 MHz的晶振经耦合得到 。
数字下变频芯片采用 TI公司的 GC4016。它包 含 4路数字下变频 ,每路带宽 2M ,系统中把 4 路结 合起来实现 8M 带宽的数字下变频 。 GC4016 提供 大量的寄存器 ,通过设置寄存器可以设置 GC4016
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Байду номын сангаас
第 47卷 第 1期 电讯技术
2007年 2月
Telecommunication Engineering
Vol. 47 No. 1 Feb. 2007
息的保持和重定时 ;频率分析 ;实时解跳和解调 。解 决以上问题的算法比较复杂 ,运算量大 。为了满足 实时性的要求 ,必须选用一款高速的 DSP芯片进行 系统设计 。目前 TI公司市场化的最高速度的处理 器是 TM S320C6416T - 1G,工作在 1 000 MHz频率 下 ,峰值处理速度达到 8 000 M IPS。
解决跳频信号的自动接收必须解决以下几个问 题 :存在性检测 、跳速估计和定时信息提取 ;定时信
3 收稿日期 : 2006 - 03 - 27; 修回日期 : 2006 - 08 - 10 基金项目 :国防科技预研项目资助
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DSP有两组总线 EM IFA 和 EM IFB。不同的器 件对总线的使用有不同的需求 ,在实际系统中需要 考虑如何分配总线 ,以及总线的寻址空间 。需要使 用总线的有 : 4 片 SDRAM、FLASH、DSP 通过 FPGA 控制 GC4016、DSP从 FPGA 内的 F IFO 读数据 。其 中 SDRAM 的最高工作频率可达 133 MHz, 32 位数 据总线 。DSP从 F IFO 读数据也需要 32 位数据总 线 ,并且要求频率至少高于写 F IFO 的 60 MHz。把 这两种要求比较高的应用放到 EM IFA 上 ,设计成 32位数据总线 100 MHz工作频率 。 FLASH 和 DSP
通过 FPGA 控制 GC4016放在 EM IFB 上 ,设计为 16 位数据总线 20 MHz工作频率 。
EM IFA 整个外部空间最大容量为 1 024 MB ,处 理器内部将它分成 4 个子空间 ,并对每个子空间提 供独立的选通信号 : CE0、CE1、CE2、CE3。 EM IFB 也 分成 4 个 独 立 子 空 间 , 每 个 空 间 容 量 为 64 MB。 EM IFA 上的 CE0 分配给由两片 SDRAM 拼起来的 SDRAM 做片选 , CE1分配给另两片 SDRAM , CE2分 配给 FPGA 作为 DSP从 FPGA 内的 F IFO 读数据时 候的片选 。 EM IFB 上的 CE0 分配给 FPGA 用来控 制 GC4016, CE1给 FLASH。
汪 洋 , 葛临东
(解放军信息工程大学 信息工程学院 ,郑州 450002)
摘 要 :介绍了一种适用于跳频信号自动实时接收的处理系统 ,论述了系统中针对数字信号处理器 的软硬件结构和实现的方法 。针对跳频信号自动检测识别和参数提取以及解调的特点和需求 ,充分 利用了 TM S320C6416芯片的软硬件资源 ,如外部总线 、DMA、中断 、PC I扩展等 。经实际测试 ,该接 收机能完成跳频信号自动接收的任务 。 关键词 :跳频通信 ;跳频信号 ; 接收机 ; DSP 中图分类号 : TN914. 41 文献标识码 : A
输入的跳频信号经过模拟前端被搬移到中频 70 MHz。高速数字信号处理板对模拟信号进行带 通采样 ,并经过数字下变频把带通信号搬移到基带 并采集进 DSP,通过 DSP的运算提取跳频信号的参 数并且进行实时解调 ,结果输出到计算机 。
3 系统的硬件设计
3. 1 信息处理系统原理框图 信息处理系统原理框图如图 2所示 。检测采样
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的工作参数 。系统中设计用 DSP读写寄存器 。DSP 的总线时序和 GC4016需要的时序不匹配 ,用 FPGA 来实现 DSP和 GC4016之间的时序匹配 。为了降低 FPGA 设计的复杂度 ,采用 FPGA 和软件相结合的方 法解决时序匹配的问题 。 FPGA 的逻辑实现下面功 能 :当作 DSP的若干个地址单元 ,接收 DSP写入 FP2 GA 的数据 ,把数据以电平的形式送给 GC4016的寄 存器读写接口 ,这样 DSP可以通过向地址写数据的 形式控制 GC4016 读写接口的电平 。 GC4016 的接 口的数据总线 、控制总线分别对应着 DSP的不同地 址 ,这样 DSP就可以通过向对应地址写数据的方式 来实现 GC4016寄存器写操作的时序 。读操作需要 在 FPGA 内分配一个存储单元 ,先把数据读到存储 单元内 ,再从存储单元内把数据读到 DSP内 。
3. 2 信息处理系统硬件组成 信息处理系统包括高速数字信号处理板和计算
机 。计算机起输入输出设备的作用 。高速数字信号 处理板的结构如图 3所示 。
2 接收机的功能与结构
针对跳频信号的自动接收机要求实现以下功 能 :跳频信号的检测 、参数提取 、解跳和解调 。接收 机的总体框图如图 1所示 。
图 1 系统总体结构
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文章编号 : 1001 - 893X (2007) 01 - 0017 - 04
基于 TM S320C6416的跳频信号自动接收机3
1 引 言
跳频通信是扩频通信的一个分支 ,它的突出优 点是抗干扰性和抗截获性强 ,因而很适用于军事领 域 。收发双方传输和解调信号的载波频率按照预定 规律进行离散变化 ,也就是说通信中使用的载波频 率受伪随机码的控制而跳变 。跳频技术通过这种使 载波在很宽的频带内快速跳变的方式 ,在宏观上实 现了频谱的扩展 ,从而达到抗干扰 、抗截获的目的 。 当上世纪 70年代末第一部跳频电台问世以后 ,就预
A TM S320C6416 - ba sed Rece iver for Automa tica lly Rece iv ing Frequency - hopp ing S igna ls
WAN G Yang, GE L in - dong
( Institute of Information Engineering, PLA Inform ation Engineering University, Zhengzhou 450002, China)
GC4016的输出时序不和 DSP 的总线时序 匹 配 ,也不能直接采集进 DSP。并且输出数据是突发 的 ,时钟达到 60 MHz。一般采用 F IFO 作为缓冲实 现数据采集 ,但是 F IFO 的输入时序和 GC4016的输 出时序不匹配 ,需要用逻辑完成时序匹配 。为了减 少不必要的器件 ,在 FPGA 内实现了宽 32 位 、深 1K 的 F IFO ,并设计了 GC4014数据通道和 F IFO 的接口 以及 DSP从 F IFO 内读数据的接口 。 F IFO 的半满信 号输出 给 DSP 的 中 断 , F IFO 半 满 后 发 送 中 断 给 DSP, DSP接到中断后 ,用 DMA 的方式从 F IFO 读取 512个节拍的数据共 2K字节 。没有采用 F IFO 的几 乎满或者满信号作为中断是因为在这种方式下 ,在 中断发出后至 DSP开始读数据之间的时间内如果 有数据写入 F IFO ,很容易造成 F IFO 的溢出 ,导致丢 失数据 。采用 DMA 的方式读取数据是为了保证读 取的 速 度 , 这 里 读 数 据 的 时 钟 为 100 MHz, 高 于 F IFO 输入端的 60 MHz。
数据中是否存在通信信号 ,若存在则对数据进行短 时傅里叶变换 ( STFT) ,得到跳频信号的跳频图案即 跳频通信中载波频率变化的规律 。根据跳频图案可 以粗略计算出跳频的跳速和每一跳的频点 ,进而分 析出跳频信号的参数 。
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图 2 信号处理系统原理框图
图 3 高速信号处理板板体系结构
高速信号处理板采用一片 TM S320C6416T - 1G 作为处理器 。为了芯片的正常工作 ,实现了复位电 路 、时钟电路 、JTAG口 。复位电路采用 X5045 实现 了上电复位和手动按钮复位以及硬件狗复位 。DSP 内部有锁相环电路 ,可以通过软件设置锁相环的倍 频系数 ,最高为 20。在系统中输入到 DSP的时钟为 50 MHz,经过锁相环倍频到 1 000 MHz作为 DSP的 系统时钟 。为了满足高速数据采集和算法的需求 , 外 挂 了 4 片 型 号 为 HY57V561620B T - P 的 SDRAM。 SDRAM 有 16位的数据总线 , 16M 地址单 元 。把两片 SDRAM 拼起来形成一个 32 位数据总 线的 SDRAM , 4 片 SDRAM 构成了 32 位数据总线 32M 地址单元的同步动态存储空间 ,共 128M 字节 , 其中 64M 字节用来作为数据采集时候的缓冲区 。 板上用 512K字节的 FLASH 存储 DSP的程序 ,当加 电后 DSP自动从 FLASH 读程序到 RAM 内并开始 执行代码 。 FLASH 的型号为 AT29LV040A。DSP带 有 PC I接口 ,符合 PC I规范 2. 2版 。