第03讲(可编程逻辑器件)

COUT YB Y G4 G3 G2 G1 F5IN BY SR XB X F4 F3 F2 F1 I4 LUT I3 I2 I1 O 进位和 控制逻辑 D S Q XQ I4 I3 I2 I1 LUT O 进位和 控制逻辑 D S Q YQ
CLK CE R
CLK CE R
CIN CLK CE
2.2.1 SRAM FPGA的基本结构和工作原理
GTS T
O OK 11
D CE
Q
CLK
输出驱动器 可编程的偏移率 可编程的TTL /CMOS驱动器 输入缓冲器
封装焊垫
12 D IK CE CE Q CLK
延 迟 可编程的 上拉/下拉 网 络
由配置程序控制的多路 选择器
图 2 - 7 基本FPGA IOB的简化功能框图
2.2.1 SRAM FPGA的基本结构和工作原理
（4） 独立的时钟信号和共用的时钟使能信号 可提 供给输入(IK)和输出(OK)触发器独立的时钟信号。 在IOB内部， 每个触发器的时钟信号都可独立反 相， 并可利用时钟信号的下降沿或上升沿驱动触 发器。 每个IOB的时钟输入信号都是彼此独立的。 在每个IOB中， 输入、 输出触发器共享一个时 钟使能信号(如图 2 - 8中的CE信号)。 可通过配置， 使时钟使能信号只作用于输入或输出触发器中的 某一个或是两个都作用。 此外，CE信号在IOB内 不能反相。
第二章 大规模现场可编程逻辑器件
2.2 基于SRAM编程的现场可编程逻辑器件
2.2.1 SRAM FPGA的基本结构和工作原理
1. 基本的SRAM FPGA编程原理 即通过对FPGA上的SRAM上的配置来决定各个 逻辑单元的逻辑功能和相互之间的连线关系。
2. 基本的SRAM FPGA的整体结构 SRAM FPGA主要由3个部分组成： 可编程逻辑 块CLB(Configurable Logic Block)、 可编程输入 ／输出模块IOB(Input/Output Block)、 可编程内 部连线PI(Programmable Interconnect)。
2.2.1 SRAM FPGA的基本结构和工作原理
SR
GND GSR D CLK CE VCC 由配置程序控制的多路 选择器 RD D SD Q Q
图 2 - 5 CLB中的触发器功能块
2.2.1 SRAM FPGA的基本结构和工作原理
DIN
H1 C1 C2 C3 C4 SR
CE
由配置程序控制的多路选择器
2.2.1 SRAM FPGA的基本结构和工作原理
（2） 触发器 ：每个CLB中包含两个触发器(如图2 - 5 所示)， 它们用于存储函数发生器的输出。 触 发器和函数发生器也可以独立使用。 CLB的输入 信号DIN可用作两个触发器的直接输入信号; H1也 可以通过H-LUT驱动任意一个触发器， 但带有一 个微量的附加延迟。 两个触发器共享一个时钟信号(CLK)、 时钟使 能信号(CE)和置位／复位信号(SR)。 一开始， 两个触发器均由一个全局初始化信号(GSR)控制。
图 2 - 6 CLB控制信号接口
2.2.1 SRAM FPGA的基本结构和工作原理
4. 基本的SRAM FPGA的IOB的结构与原理 用户可配置的输入输出块（IOB）为芯片外部 封装引脚和内部逻辑连接提供接口。 每个IOB控 制一个封装引脚， 可配置成输入口、 输出口或是 双向信号口。 图 2 - 7 是一个Spartan-XL系列 FPGA IOB的简化功能图。
2.2.1 SRAM FPGA的基本结构和工作原理
（2）IOB布线通道：IOB布线通道形成一个环， 围 绕在CLB阵列的四周， 用于连接 I/O 口与CLB。 Spartan系列FPGA还有附加的绕IOB的布线通道， 称为Versa环。 其中包括8条双长线和4条长线。 （3） 全局网络和缓冲器 该系列FPGA中有精细的全局网络。 这些网络 用于对时钟信号和其他高扇出的控制信号进行布 线， 使信号失真最小。
2.2.2 典型的SRAM FPGA产品
Spartan-Ⅱ系列FPGA具有系统级特性。 该系列 FPGA芯片采用低压布线结构; 片内含有丰富的寄 存器/锁存器、 时钟使能信号、 同步、 异步置位/ 复位信号; 为增强时钟控制， 提供了4个主要的全 局低偏移时钟分配网络， 以及24个次全局网络； 有两种类型的片上随机存取内存 （SelectRAMTM）： 块状RAM和分布式RAM。 为满足高速运算设计的进位逻辑提供精确的乘法 器， 以适应各种PCI的应用。
2.2.1 SRAM FPGA的基本结构和工作原理
5. 基本的SRAM FPGA的PI的结构原理 FPGA的布线通道主要包括CLB布线通道、 IOB 布线通道、 全局网络和缓冲器。 （1） CLB布线通道：CLB布线通道位于CLB阵 列的行以及列之间。 位于CLB周围的布线通道可 分为三种类型： 单长线、 双长线和长线。 在每 个垂直通道和水平通道的连接处是一个信号控制 矩阵， 叫可编程开关矩阵(PSM)。 图 2 - 9给出 了CLB基本的布线通道， 其中有单长线、 双长线 和长线， 以及CLB和PSM。
2.2.1 SRAM FPGA的基本结构和工作原理
（1） IOB输入信号路径 GSR IOB的输入信号可以配 置成直接输入到布线 通道(如图 2 - 7 中的I1 SD D Q Q D 和I2)或是输入到输入 寄存器中。 输入寄存 CLK RD 器可配置为一个边缘 CE 触发的触发器或是一 VCC 个电平触发的锁存器。 由配置程序控制的多路选择器 一个简化的寄存器如 图 2 - 8 所示。 图 2 - 8 基本FPGA IOB触发
2.2.1 SRAM FPGA的基本结构和工作原理
而第三个输入信号直接来自于CLB的输入。 因此， CLB可以实现多达9个输入的特定功能， 如实现 奇偶校验。 在CLB中的3个LUT可以组合实现5输 入的任意布尔逻辑功能。 总之， 一个CLB可以实现四种功能： 实现任意的 4变量函数； 实现一个输出的任意5变量函数； 实现6变量的部分函数； 实现某些9变量的函数。 在一个CLB中能实现多种函数功能， 这样在设计 中， 既可以减少所需的CLB块的个数， 又可以缩 短信号的延迟时间， 提高系统速度。
2.2.1 SRAM FPGA的基本结构和工作原理
B G-LUT G4 G3 G2 G1 SR H1 DIN F4 F3 F2 F1 CLK CE F4 F1～F4
的组合逻辑 F3 功能
G4 G1～G4
的组合逻辑 G3 功能
D
SR
Q
YQ
G2 G1
G H-LUT G H1 F A
F, G, H1 的组合逻 辑功能
2.2.2 典型的SRAM FPGA产品
1. Xilinx Spartan-Ⅱ系列FPGA 1） 概述 Spartan-Ⅱ系列FPGA是Xilinx公司生产的代 替ASIC的第二代产品。 该系列FPGA有多达5292 个 逻 辑 元 胞 及 20×10 5个 系 统 门 ， 采 用 基 于 VirtexTM结构的流水线新结构， 片内含有嵌入式 RAM， 并采用先进的0.22/0.18 μm半导体工艺， 6层板结构， 可实现不限量的可重复编程。
PSM
PSM
PSM
8 条单长线
3 条长线
CLB
CLB
2 条双长线 PSM PSM PSM
2 条双长线
3 条长线
8 条单长线
3 条长线
2 条双长线
图 2 - 9 基本的FPGA CLB布线通道
2.2.1 SRAM FPGA的基本结构和工作原理
下图可编程开关矩阵PSM的结构图。每个连接点 上有六个选通晶体管，从四个不同方向进入节点 的信号，可与如何方向的通路互连。
2.2.1 SRAM FPGA的基本结构和工作原理
3. 基本的SRAM FPGA的CLB的结构与原理 可配置逻辑块（CLB）用于实现一个FPGA芯片 中的大部分逻辑功能。 典型的CLB中的主要组成 如图 2 - 4所示。 其中包括3个查找表（LUT）， 它们用作组合逻辑发生器; 此外， 还有两个触发 器， 以及两组信号多路选择器。 其中， G-LUT和F-LUT可以用来生成任意的4输入 的组合函数或用作内置分布式RAM； 触发器可用 来构成时序逻辑的基本元胞； 多路选择器用于配 置CLB的不同的逻辑功能。
2.2.1 SRAM FPGA的基本结构和工作原理
（3） 控制信号：由4个输入信号的多路选择器决 定CLB的输入控制信号(见图 2 - 6)。 这4个内部 信号是： CE——时钟使能信号； SR——异步置位 ／复位信号或是H函数发生器输入0； DIN——直接 输入信号或是H函数发生器输入2； H1——H函数 发生器输入1。
DLL
DLL
块状 RAM
CLB
CLB
块状 RAM
CLB
CLB
DLL I/O元胞
图 2 - 10 Spartan-Ⅱ系列FPGA的基本结构原理框图
块状 RAM
DLL
块状 RAM
2.2.2 典型的SRAM FPGA产品
（2） 可配置逻辑块（CLB） 构成CLB的基本结构是逻辑元胞（LC）。 一 个LC包括一个4输入的函数发生器、 进位逻辑和 一个存储部分。 在每个LC中， 函数发生器的输 出既是CLB的输出又是D触发器的输入。 每个 Spartan-Ⅱ系列FPGA CLB包含4个LC， 由相似 的两个单元构成。 除了4个基本的LC之外， Spartan-Ⅱ系列FPGA CLB还包含可以提供5输入或6输入的函数发生器。 因此， 在估计所给器件的系统门数时， 应以每个 CLB包含4.5个LC计算。
CLK CE Y H
D
SRபைடு நூலகம்
Q
XQ
F2 F1
G
CLK CE X 由配置程序控制的多路 选择器
F-LUT
2.2.1 SRAM FPGA的基本结构和工作原理
（1） 函数发生器：两个16×1的存储器查找表(FLUT和G-LUT)用于实现4输入的函数发生器， 它 们每一个都能实现由任意4个独立的输入信号 (F1～F4或G1～G4)组合产生的任意布尔逻辑功 能。 并且， 使用存储器查找表的传输延迟与其实 现的函数功能无关。 一个3输入的函数发生器(HLUT)可以实现任意3个输入的所有布尔逻辑功能。 其中两个输入受到可编程的多路选择器的控制(见 图 2 - 4中的虚框A)。 这两个输入信号可以是FLUT或G-LUT的输出， 也可以是直接来自CLB的 输入。
2.2.2 典型的SRAM FPGA产品
2） 结构原理 （1） 总体结构描述 ： Spartan-Ⅱ系列FPGA的 基本结构如图 2 - 10所示。 其主要包括5个可配 置部分： ① 可配置逻辑块（CLB）， 用于实现大部分逻辑 功能； ② 在CLB的四周分布着可编程的输入输出块， 提 供封装引脚与内部逻辑之间的连接接口； ③ 丰富的多层互连结构； ④ 片上随机存取内存（SelectRAMTM）； ⑤ DLL时钟控制块。
2.2.1 SRAM FPGA的基本结构和工作原理
专用的全局缓冲器位于CLB每一列的4条垂直长线 上。 例如在一个5 V的Spartan系列产品中， 4条 全局线可用任意两种类型的全局缓冲器驱动。 这 两种全局缓冲器是： 主全局缓冲器(BUFGP)和次 全局缓冲器(BUFGS)。 这些线中的任何一条都可 以通过一个BUFGP或是任何一个BUFGS连接。 在一个3 V的Spartan-XL系列FPGA产品中， 8个 全局低偏移缓冲器(BUFGLS)中的任何一个都可 以驱动这4条全局线。 这些缓冲器使信号延迟达 到最短， 偏移最小， 同时增强了布线的灵活性。
器/锁存器功能
2.2.1 SRAM FPGA的基本结构和工作原理
（2） IOB输出信号路径：输出信号可以在IOB内任 意反相， 并可直接通过输出缓冲器输出或是先存 储在一个边沿触发的触发器中， 然后再通过输出 缓冲器输出。 （3） 上拉和下拉网络： 可编程的上拉、 下拉电 阻可将未使用的引脚固定接电源或是接地，这样 使系统的功率消耗最小， 并可减少噪音干扰。 可 配置的上拉电阻是一个P沟道晶体管， 可将引脚 上拉到电源； 可配置的下拉电阻是一个N沟道晶 体管， 可将引脚下拉到地。 这些电阻的典型取值 范围是20～100 kΩ。