八选一数据选择器
大学课程《数字电子技术基础》试题及答案(三)
大学课程《数字电子技术基础》试题及答案一、填空题组合逻辑电路1. 数字电路按逻辑功能的不同特点可分为两大类，即： 逻辑电路和 逻辑电路 。
答：组合 、时序2. 从一组输入数据中选出一个作为数据传输的常用组合逻辑电路叫做 。
答：数据选择器3.用于比较两个数字大小的逻辑电路叫做 。
答：数值比较器4. 驱动共阳极七段数码管的译码器的输出电平为 有效，而驱动共阴极的输出电平为 有效。
答：低、高5.一个8选1的多路选择器（数据选择器），应具有 个地址输入端。
答：3个6.编码器的逻辑功能是把输入的高低电平编成一个 ，目前经常使用的编码器有普通编码器和优先编码器两类。
答：二值代码7.译码器的逻辑功能是把输入的二进制代码译成对应的 信号，常用的译码器有二进制译码器，二－十进制译码器和显示译码器三类。
答：输出高、低电平8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ）。
答：10111111二、选择题组合逻辑电路1.74LS138是3线-8线译码器，译码输出为低电平有效，若输入A 2A 1A 0=100时，输出= 。
A 、00010000，B 、11101111C 、11110111D 、10000000答：B2.在下列逻辑电路中，不是组合逻辑电路的是（ ）。
A 、译码器B 、编码器C 、全加器D 、寄存器 答：D3.在下列逻辑电路中，不是组合逻辑电路的是（ ）。
A. 译码器B. 编码器C. 全加器D.寄存器 答：D4. 八选一数据选择器组成电路如下图所示，该电路实现的逻辑函数是Y= 。
A. ABC ABC ABC ABC +++ B. ABC ABC + C. BC ABC +D. ABC ABC ABC ABC +++ 答：D5.七段显示译码器是指 的电路。
A. 将二进制代码转换成0~9数字B. 将BCD 码转换成七段显示字形信号C. 将0~9数字转换成BCD 码D. 将七段显示字形信号转换成BCD 码 答：B6.组合逻辑电路通常由 组合而成。
八选一数据选择器组合逻辑电路
八选一数据选择器组合逻辑电路八选一数据选择器组合逻辑电路于1981年被广泛应用于计算机系统的存储器系统及外围设备，得到了迅速地发展。
下面介绍八选一数据选择器组合逻辑电路的基本原理、构成、功能及典型应用：一、基本原理八选一数据选择器包括一个三位二进制控制选择器、八个二路数据选择器及其器件的输出部分及连接开关等组成，具有大规模综合、低功耗、应用范围广、工作温度宽等特点，能够实现任意指定八个位置的内存数据的输入和输出，以达到指定的数据不被改变的目的。
二、构成八选一数据选择器组合逻辑电路由以下几个部分构成：（1）三位控制选择器：它由一组三位二进制控制选择器及其驱动器、连接线等组成，此控制选择器大体分为栅极选择器、触发脉冲产生器、映像脉冲触发器、脉冲电路等。
（2）八路数据选择器：它由八路数据选择器及存储器及其驱动器和连接线等组成，此处的选择器大体分类为数字信号组合器、数据处理器等。
（3）输出部分：它一般由八路输出开关及收发器及其连接线等组成，其中的输出开关在响应控制信号时具有特殊性，从而实现不同信号之间的相位调制转换及数据格式转换等操作。
三、功能八选一数据选择器组合逻辑电路的功能主要分为几个方面：（1）输入功能：它能够实现输入数据的功能，从而实现指定位置的数据的输入。
（2）输出功能：它能够实现指定位置的存储数据的输出。
（3）其他功能：此逻辑电路还具有逻辑加法、四元运算、比较运算与逻辑运算等功能。
四、典型应用八选一数据选择器组合逻辑电路在多种电子设备中得到了应用，下面具体介绍平常经常应用的。
（1）电脑系统：此类设备中用到的最多的是八选一数据选择器，它能够实现在计算机硬件上组合许多数据，以实现多种功能，最引人注目的是两种性能的综合。
（2）视听设备：多媒体设备中也经常应用到八选一数据选择器，例如游戏控制器、数码音箱等，它可以实现在较短的时间内多种功能的输出，从而实现数据的同步和精确度。
（3）卫星导航系统：在卫星导航系统中也经常以八选一数据选择器，它能够在较短的时间内实现各种恒定信号的输出和控制，从而实现精确的方向控制。
8选1数据选择器74LS151
8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。
选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。
（1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。
838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。
如：CBA＝000，则选择D0数据到输出端，即Y＝D0。
新艺图库如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
工作原理ab126计算公式大全74LS151功能表:在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。
例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。
数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。
1.逻辑特性(1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。
通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。
(2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即数据选择器的原理o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。
选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，为使能端，低电平有效。
图74LS151引脚排列使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0，＝1），多路开关被禁止。
1）使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某一个通道的数据输送到输出端Q。
八选一数据选择器
学生实验报告实验课名称：VHDL硬件描述语言实验项目名称：八选一数据选择器专业名称：电子科学与技术班级：电科一班学号：3205080117学生姓名：刘海涛教师姓名：程鸿亮____2010____年___11_月___6_日组别 5 同组同学王帅周全实验日期2010年11月6 日实验室名称________成绩_____一、实验名称：八选一数据选择器二、实验目的与要求：设计一个8选1的数据选择器，初步掌握QuartusII软件的使用方法以及硬件编程下载的基本技能。
三、实验内容:1.通过VHDL编程，实现一个数据选择器，要求有8位数据输入端，1位数据输出端，通过3位地址输入信号寻址，并具有输出使能功能。
首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台。
如图所示：d0～d7为数据输入端；本实验用实验平台的拨动开关实现8位输入信号(d0～d7)：g为使能端，高电平有效； a[2..0]为地址输入端；用实验平台的按键8,7,6实现地址信号和键3实现使能信号：y为输出端。
本实验输出采用LED发光阵列的LED12。
注：要求非使能或是无效地址状态时，y输出0。
首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。
2.操作步骤：1.在quartus建立工程，选择好相关器件（本实验用到的开发器件为cyclonell EP2C35F484C8），新建VHDL文件，输入相关实验的代码。
2.编译成功后，建立矢量波形文件，然后依次进行相应的功能仿真和时序仿真。
3.仿真结束后，参照开发系统所给的I/O端口映射表，通过开发平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，进行引脚的锁定。
4.编译下载通过对话框中的Hardware Setup按钮，选择下载设备：USB-Blaster 进行下载仿真。
四、实验条件：1. WindowsXP操作系统2. QuartusII EDA开发系统3. 杭州康芯SOPC硬件开发平台五、实验原理：1.算法流程：八选一数据选择器执行对8个数据源的选择，d0,d1,d2,d3,d4,d5,d 6,d7 定义为七个数据输入端口作为数据输入端。
第四章组合逻辑电路习题
第四章组合逻辑电路一、填空题1、根据逻辑功能的不同特点，可将数字电路分成两大类：一类称为组合逻辑电路，另一类称为电路。
2、分析组合逻辑电路时，一般根据图写出逻辑函数表达式。
3、用门电路设计组合逻辑电路时，通常根据设计要求列出，再写出输出逻辑函数表达式。
4、组合逻辑电路的特点是输出状态只与，与电路原来的状态，其基本单元电路是。
5、译码器按功能的不同分为三种，，。
6、是编码的逆过程。
7、数据选择器是在的作用下，从中选择作为输出的组合逻辑电路。
8、2n选1数据选择器有位地址码。
9、8选1数据选择器在所有输入数据都为1时，其输出标准与-或表达式共有个最小项。
如所有输入数据都为0时，则输出为。
10、全加器有3个输入端，它们分别为，，和；输出端有2个，分别为、。
11、半导体数码显示器的内部接法有两种形式：共接法和共接法。
12、BCD-七段译码器/驱动器输出高电平有效时，用来驱动极数码管；如输出低电平有效时，用来驱动极数码管。
13、数据选择器只能用来实现输出逻辑函数，而二进制译码器不但可用来实现输出逻辑函数，而且还可用来实现输出逻辑函数。
14、在组合逻辑电路中，消除竞争冒险现象的主要方法有，，，。
二、判断题（）1、模拟量是连续的，数字量是离散的，所以模拟电路的精度要高于数字电路。
（）2、数据选择器是将一个输入数据分配到多个指定输出端的电路。
（）3、数值比较器是用于比较两组二进制数大小或相等的电路。
（）4、优先编码器只对多个输入编码信号中优先权最高的信号进行编码。
（）5、加法器是用于对两组二进制数进行比较的电路。
（）6、具有记忆功能的电路不是组合逻辑电路。
（）7、译码器的作用就是将输入的二进制代码译成特定的信号输出。
（）8、全加器只用于对两个一位二进制数相加。
（）9、数据选择器根据地址码的不同从多路输入数据中选择其中一路输出。
（）10、在任何时刻，电路的输出状态只取决于该时刻的输入，而与该时刻之前的电路状态无关的逻辑电路，称为组合逻辑电路。
用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路
八选一数据选择器74LS151 设计一个8421BCD 非法码检测电路用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路，当输入为非法码组时，输出为 1,否则为零。
二进制数与B C D码的对应关系如表10所示。
写出函数Y的逻辑表达式。
画出电路图并接线调试，观察是否与表10相符。
表10 输入与输出关系由所给出二进制数与BCD码的对应关系可以列出输出Y的真值表,通过卡诺图化简得到了输出逻辑函数Y的最简表达式:Y=A3(A2A1Ao+A2A1Ao'+A2A1'Ao+A2'A1Ao+A2A1 'Ao'+A2'A1Ao)+A2'A1Ao*0+A2'A'Ao'*0所以可以用8选1数据选择器实现得D0=D1=G'=0，D2=D3=D4=Ds=D6=D,=D,A=A,B=B,C=C由此式可以画出逻辑图13如下所示:图13 8421BCD 非法码检测电路逻辑图根据图13所示所示的逻辑图，在Multisim环境下搭接电路图如图14所示，在图14所示的电路中，指示灯X1,X2，X3和X4用于指示输入的逻辑电平指示灯，X5用于指示输出的逻辑电平。
图14 8421BCD 非法码检测电路仿真图在图14所示的电路中，指示灯灭表示低电平，指示灯亮表示高电平。
当A，B，C,D 输入不同的电平时，其仿真结果如图15所示。
图15所对应的输入输出结果如表11所示。
表 11 8421BCD 非法码检测电路真值表图 15 8421BCD 非法码检测电路仿真结果由图15和表11的测试结果可知，8421BCD 非法码检测电路的测量结果与表10的真值表完全一致，说明图13所示的逻辑图完全正确。
74LS系列IC管脚图大全
74LS390 双十进制计数器
74LS624 压控振荡器
74LS625 压控振荡器
74LS626 压控振荡器
74LS627 压控振荡器
74LS628 压控振荡器
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两片74LS283构成的8位加法器
74LS289 64位随机存取存储器
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74LS290异步2—5—10进制计数器
74LS290异步2—5—10进制计数器
74LS292 可编程分频器/数字定时器
74LS293 4位二进制计数器
74LS294 16位可编程模块
74LS374 八D触发器(三态同相)
74381
符号
A0 A1 A2 A3
B0 B1 B2 B3
C -1
S0 S1 S2
引脚排列
A 1 1 20 VCC
F0
B1
A2
F1
A0
B2
F2
B0
F3
S0
A3 B3
7 43 81
S1
C -1
S2
P
P
F0
G
G
F1
F3
GND 1 0 1 1 F 2
74LS381算术逻辑单元
74LS181 算术逻辑单元/功能发生器
74LS181 四位算术逻辑运算器
7 4 18 2
G 1 1 16 V cc
P1
P2
G0
G2
P0
C -1
G3
C0
P3
C1
P
G
G ND 8 9 C 2
74LS182先行进位发生器/超前进位产生器
VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC2A 2B 2CIn 2COn+1 2F 74LS183 1COn+1 1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Ci 1Si 地
八选一数据选择器逻辑表达式
八选一数据选择器逻辑表达式八选一数据选择器是一种逻辑电路，用于根据输入数据中的特定条件选择一个输出。
它通常用于数字电路设计中的多路选择功能。
八选一数据选择器有8个输入和1个输出，根据输入的数据选择其中一个作为输出。
它的名称“八选一”表示在八个输入中选择一个输出。
八选一数据选择器的功能可以通过逻辑表达式来描述。
逻辑表达式是用来表示逻辑运算关系的一种数学表达式。
在八选一数据选择器中，可以使用逻辑表达式来描述输入和输出之间的关系。
八选一数据选择器的逻辑表达式可以用如下形式表示：Y = S3'S2'S1'S0'A0 + S3'S2'S1'S0'A1 + S3'S2'S1S0'A2 +S3'S2S1'S0'A3 + S3'S2S1S0'A4 + S3S2'S1'S0'A5 + S3S2'S1S0'A6 + S3S2S1'S0'A7其中，Y表示输出，S3、S2、S1和S0表示选择输入的控制信号，A0到A7表示八个输入信号。
逻辑表达式中的每一项表示一个输入和控制信号的乘积。
如果一个输入和控制信号的乘积为1，则该输入被选择为输出的一部分。
逻辑表达式中的加号表示逻辑或运算，表示将所有选择的输入相加得到最终的输出。
例如，如果选择信号S3S2S1S0为“1001”，那么根据逻辑表达式，输出Y将为A2。
因为只有当S3S2S1S0为“1001”时，乘积为1的项为A2对应的项。
其他输入的乘积为0，不参与输出的计算。
八选一数据选择器的逻辑表达式描述了输入和输出之间的关系，可以在数字电路设计中使用它来实现八选一的功能。
设计师可以根据具体的需求来确定控制信号的取值，进而选择特定的输入作为输出。
除了逻辑表达式，八选一数据选择器还可以用逻辑门的符号来表示。
八选一数据选择器原理
八选一数据选择器原理在进行数据处理和分析的过程中，经常会遇到需要从一系列数据中选择一个特定的值的情况。
为了解决这个问题，可以使用八选一数据选择器。
八选一数据选择器是一种常见的选择器，它可以从八个选项中选择一个特定的值。
八选一数据选择器的原理很简单，它通过比较八个选项的值，然后选择出其中的一个作为最终的结果。
具体来说，八选一数据选择器首先会比较第一个选项和第二个选项的值，然后选择出较大或较小的一个作为当前的最值。
接下来，它会将当前的最值与第三个选项的值进行比较，然后再次选择出较大或较小的一个作为新的最值。
这个过程会一直进行下去，直到将所有的选项都比较完为止。
最终，八选一数据选择器会选择出最大或最小的一个值作为最终的结果。
八选一数据选择器的原理可以通过以下示例来说明。
假设有八个选项，分别是1、2、3、4、5、6、7和8。
首先，八选一数据选择器会将第一个选项1作为当前的最值。
然后，它会将当前的最值1与第二个选项2进行比较，选择出较大或较小的一个作为新的最值。
在这个例子中，新的最值是2。
接下来，八选一数据选择器会将新的最值2与第三个选项3进行比较，选择出较大或较小的一个作为新的最值。
以此类推，直到将所有的选项都比较完为止。
在这个例子中，最终的结果是8，因为8是这八个选项中最大的值。
八选一数据选择器的原理可以应用在各种场景中。
例如，在电子设备中，八选一数据选择器可以用来选择不同的输入信号，从而实现信号的切换和转换。
在数据分析中，八选一数据选择器可以用来选取最大或最小的数据，从而得出一些统计结果。
在机器学习中，八选一数据选择器可以用来选择最优的特征，从而提高模型的性能和效果。
八选一数据选择器是一种常见的选择器，它可以从八个选项中选择一个特定的值。
它的原理是通过比较选项的值，选择出最大或最小的一个作为最终的结果。
八选一数据选择器可以应用在各种场景中，从而实现不同的功能和目标。
通过了解八选一数据选择器的原理，我们可以更好地理解它的工作原理，并在实际应用中灵活运用。
八选一数据选择器
图4-4五输入与门的输出SPICE文件
图4-6五输入与门仿真示意图
从电路图可知，该五输入与门有五个输入端，S，A，B，C，D。电路仿真图中可知，当S，A，B，C，D都为1时，输出Y才为1。当S，A，B，C，D之中至少有一个为0时，输出Y为0。由仿真图可知该功能是正确的。
图4-7五输入与门LVS对比
4.2八输入或门的设计
版图设计在大学阶段课程教学使用软件为Tanner该软件有L-Edit、S-Edit、T-Spice、W-Edit和LVS组成。
Tanner集成电路设计软件是由Tanner Research公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
数电第4章-(3)
1EN 1D 0 1D 1 1D 2 1Y 1D 3 2D 0 74153 2D 1 2Y 2D 2 2D 3 2EN A 1 A 0
图 4.2.21 74153的简化逻辑符号 的简化逻辑符号
2. 八选一数据选择器
EN A0 A1 A2 D0 D 1 74151 Y D2 D3 D4 D5 D6 D7
A2
D0 D1 D2 D3 D4 D5 D6 D7
A1
A0
Y D0～D3 D4～D7
0 1
00 ～ 11 00 ～ 11
1
Y
1
A2
A 1 A0
四选一扩展为八选一MUX 图 4.2.23 ( a ) 四选一扩展为八选一
数选器74LS151扩展成一个 选1数据选择器。 扩展成一个32选 数据选择器 数据选择器。 例：试将8选1数选器 试将 选 数选器 扩展成一个
输出 Y 0 D0 D1 D2 D3
使能 输入 EN 0 0 0 0
输 入 A2 1 1 1 1 A1 0 0 1 1 A0 0 1 0 1
输出 Y D4 D5 D6 D7
八选一MUX的卡诺图 八选一
A1A0 00 01 11 10 A2 0 D0 D1 D3 D2 八选一MUX的逻辑表达式 八选一 1 D4 D5 D7 D6 EN = 1, Y = 0 ; 图4.2.24 ( a ) EN = 0, Y = A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3 +A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3
C B A
1 D D D 1
D
1
图 4.2.28 ( c )
八选一数据选择器逻辑表达式
八选一数据选择器逻辑表达式摘要：一、数据选择器的概念和作用二、八选一数据选择器的逻辑表达式三、逻辑表达式的推导与分析四、实际应用场景及意义正文：数据选择器是一种多路选择器，可以在多个输入信号中选择一个输出。
在数字电路中，数据选择器被广泛应用于从多个数据源中选择一个数据，以实现数据选择、信号切换等功能。
八选一数据选择器是一种具有8 个输入信号、1 个选择信号的数据选择器。
其逻辑表达式如下：Dout = A·S" + B·S" + C·S" + D·S" + E·S" + F·S" + G·S" + H·S"其中，Dout 表示输出信号，A、B、C、D、E、F、G、H 表示输入信号，S"表示选择信号。
当选择信号S"为0 时，Dout 输出A、B、C、D、E、F、G、H 中的任意一个信号；当选择信号S"为1 时，Dout 输出A、B、C、D、E、F、G、H 的按位异或结果。
逻辑表达式的推导与分析：1.当选择信号S"为0 时，Dout = A·S" + B·S" + C·S" + D·S" + E·S" + F·S" + G·S" + H·S" = A + B + C + D + E + F + G + H此时，Dout 输出的是A、B、C、D、E、F、G、H 中的最大值，实现了数据选择的功能。
2.当选择信号S"为1 时，Dout = A·S" + B·S" + C·S" + D·S" + E·S" + F·S" + G·S" + H·S" = A" + B" + C" + D" + E" + F" + G" + H"此时，Dout 输出的是A、B、C、D、E、F、G、H 的按位异或结果，实现了数据切换、异或等功能。
verilog语言编写八选一数据选择器
八选一选择器一、实验目的编写一个八选一的选择器，并在verilog软件上进行仿真。
二、代码1、源代码（1）用数据流描述的八选一多路选择器模块，采用了逻辑方程module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=s2?(s1?(s0?i7:i6):(s0?i5:i4)):(s1?(s0?i3:i2):(s0?i1:i0));endmodule（2）用数据流描述的八选一多路选择器模块，采用了条件操作语句module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;assign out=(~s2&~s1&~s0&i0)|(~s2&~s1&s0&i1)|(~s2&s1&~s0&i2)|(~s2&s1&s0&i3)|(s2&~s1&~s0&i4)|(s2&~s1&s0&i5)|(s2&s1&~s0&i6)|(s2&s1&s0&i7);endmodule（3）用行为及描述的八选一多路选择器模块可描述为：module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0); output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always @(s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6or i7)begincase({s2,s1,s0})3'b000:out=i0;3'b001:out=i1;3'b010:out=i2;3'b011:out=i3;3'b100:out=i4;3'b101:out=i5;3'b110:out=i6;3'b111:out=i7;defult:$dispiay(Invalid control signals);endcaseendendmodule或者是：module mux8_to_1(out,i0,i1,i2,i3,i4,i5,i6,i7,s2,s1,s0);output out;input i0,i1,i2,i3,i4,i5,i6,i7;input s2,s1,s0;reg out;always @(s2 or s1 or s0 or i0 or i1 or i2 or i3 or i4 or i5 or i6or i7)begincase({s2,s1,s0})3'd1:out=i0;3'd2:out=i1;3'd3:out=i2;3'd4:out=i3;3'd5:out=i4;3'd6:out=i5;3'd7:out=i6;3'd8:out=i7;defult:$dispiay(Invalid control signals);endcaseendendmodule2、激励模块`timescale 1ns/100psmodule mux8_to_1_tb;reg I0,I1,I2,I3,I4,I5,I6,I7;reg S2,S1,S0;wire OUT;mux8_to_1 ul(.out(OUT),.i0(I0),.i1(I1),.i2(I2),.i3(I3),.i4(I4),.i5(I5),.i6(I6),.i7(I7),.s2(S2),.s1(S1),.s0(S0));initialbeginI0=1;I1=0;I2=0;I3=1;I4=1;I5=1;I6=0;I7=0;S2=0;S1=0;S0=0;#10 S2=0;S1=0;S0=1;#10 S2=0;S1=1;S0=0;#10 S2=0;S1=1;S0=1;#10 S2=1;S1=0;S0=0;#10 S2=1;S1=0;S0=1;#10 S2=1;S1=1;S0=0;#10 S2=1;S1=1;S0=1;endendmodule三、仿真波形四、波形说明波形图中，从上至下依次为：输入数据I0,I1,I2,I3,I4,I5,I6,I7，选择端口S2,S1,S0，输出COUT。
、8选1数据选择器74LS151逻辑功能测试
数据选择器及其应用数据选择器及其应用仿真实验仿真实验一、实验目的1、掌握集成数据选择器的逻辑功能和使用方法。
2、掌握用集成数据选择器设计全加器、四人表决电路等组合逻辑电路的设计方法。
二、实验内容1、8选1数据选择器74LS151逻辑功能测试 （1）创建电路① 放置8选1数据选择器74LS151。
② 放置时钟信号源V1、V2和V3，并分别设定频率为1kHz 、2kHz 和4kHz 。
③ 放置其它元器件。
放置四个SPDT ，即J1～J4，并分别设置其Key 值为A ～D ；放置 VCC 和GROUND 。
④ 放置双通道示波器XSC1。
⑤ 连接仿真电路，如图1所示。
图1 74LS151逻辑功能测试 图2 74LS151输出波形（2）仿真测试① J1为74LS151的使能控制端输入，J2～J4为三个数据选择控制端输入，三个不同频率的时钟信号加在三个数据输入端。
② 闭合仿真开关。
③ 拨动J1为“0”，使74LS151处于正常工作状态。
④ 拨动J2～J4，打开示波器窗口，观察示波器波形。
⑤ 当拨动J2～J4为“000”，如图1所示，数据选择控制端为“000”，则74LS151的D0端输入的数据（即时钟信号源V1）被选中送往输出端，示波器显示1kHz 的时钟信号，如图2所示。
⑥ 当拨动J2～J4为“001”，则信号源V2被选中，示波器显示2kHz 的时钟信号。
⑦ 当拨动J2～J4为“010”，则信号源V3被选中，示波器显示4kHz 的时钟信号，从而理解和掌握数据选择器74LS151的逻辑功能和使用方法。
（3）思考与练习① 如何设计双4选1数据选择器74LS153的逻辑功能测试电路，并仿真测试？② 如何用两片74LS151芯片，设计带有4位数据选择控制端的16选1数据选择器，1kHz 时钟信号并仿真测试？2、用8选1数据选择器74LS151设计四人表决电路 （1）创建电路 如图3所示。
V图3 由74LS151构成构成四人表决电路四人表决电路（2）仿真测试① 在四人表决电路中，开关J1～J4为四人表决意见的输入，并规定输入“1”表示同意，输入“0”表示不同意；指示灯X1亮表示表决通过，指示灯X1灭表示表决未通过。
八选一数据选择器和四位数据比较器verilog实验报告
八选一数据选择器和四位数据比较器verilog实验报告实验报告：八选一数据选择器和四位数据比较器一、引言数据选择器和数据比较器是数字电路中常用的基本电路模块，它们在许多数字系统中起着重要的作用。
本实验通过使用Verilog语言，设计并实现了八选一数据选择器和四位数据比较器电路。
本实验报告将分别介绍这两个电路的设计原理、实验过程以及实验结果。
二、八选一数据选择器的设计1.设计原理八选一数据选择器是一种多路选择器，根据控制信号来选择其中一个输入信号输出。
其输入端包括8个数据输入信号（D0-D7）、3个控制信号（S2、S1、S0）以及一个使能信号（EN），输出端为一个数据输出信号（Y）。
当使能信号为高电平时，根据控制信号的值，将对应的输入信号输出。
2.设计过程本实验中，我们使用Verilog语言进行八选一数据选择器的设计。
首先，我们声明输入输出端口：module mux8to1(input [7:0] D, input [2:0] S, input EN,output reg Y);然后，我们使用case语句来实现根据控制信号选择输出信号的功能：beginif (EN)case (S)3'b000:Y=D[0];3'b001:Y=D[1];3'b010:Y=D[2];3'b011:Y=D[3];3'b100:Y=D[4];3'b101:Y=D[5];3'b110:Y=D[6];3'b111:Y=D[7];default: Y = 1'bx;endcaseelseY = 1'bx;end最后，我们将设计的模块实例化并进行仿真和综合验证。
三、四位数据比较器的设计1.设计原理四位数据比较器用于比较两个四位二进制数的大小。
其输入端包括两个四位二进制数（A、B），输出端为一个比较结果信号（OUT）。
当输入A大于B时，OUT为1；当A等于B时，OUT为0；当A小于B时，OUT为-12.设计过程本实验中，我们同样使用Verilog语言进行四位数据比较器的设计。
8选1数据选择器74LS151
8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。
选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。
（1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。
838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。
如：CBA＝000，则选择D0数据到输出端，即Y＝D0。
新艺图库如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
工作原理ab126计算公式大全74LS151功能表:在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。
例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。
数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。
1.逻辑特性(1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。
通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。
(2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即数据选择器的原理o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。
选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，为使能端，低电平有效。
图74LS151引脚排列使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0，＝1），多路开关被禁止。
1）使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某一个通道的数据输送到输出端Q。
八选一数据选择器逻辑电路设计思路
八选一数据选择器逻辑电路设计思路哎呀，这道题目可真是让人头疼啊！不过，别着急，我们一起来想办法解决这个问题吧！我们来看看这个题目的要求：八选一数据选择器逻辑电路设计思路。
简单来说，就是要我们设计一个逻辑电路，它可以从8个输入信号中选择其中一个输出。
这听起来好像很简单，但是实际上还是有一些细节需要注意的。
那么，我们现在就开始着手解决这个问题吧！我们需要明确一下这个逻辑电路的基本结构。
一般来说，这种类型的逻辑电路通常由触发器和多路复用器组成。
触发器可以用来存储输入信号的状态，而多路复用器则可以用来选择不同的输入信号进行处理。
接下来，我们需要考虑一下具体的实现方法。
对于这个问题，我们可以使用两个触发器和三个多路复用器来实现。
具体来说，我们可以将第一个触发器的Q0引脚连接到第二个触发器的D引脚上，这样就可以实现第一个触发器的输出与第二个触发器的输入相同。
然后，我们将第一个触发器的Q1引脚连接到第三个多路复用器的A引脚上，将第一个触发器的Q2引脚连接到第四个多路复用器的A引脚上，将第一个触发器的Q3引脚连接到第五个多路复用器的A引脚上，将第一个触发器的Q4引脚连接到第六个多路复用器的A引脚上，将第一个触发器的Q5引脚连接到第七个多路复用器的A引脚上，将第一个触发器的Q6引脚连接到第八个多路复用器的A引脚上。
这样一来，当第一个触发器的输出为1时，第二个触发器的输出就会被选择出来；当第一个触发器的输出为0时，第二个触发器的输出就不会被选择出来。
同样的道理，当第一个触发器的输出为1时，第三个、第四个、第五个、第六个、第七个和第八个多路复用器的输出都会被选择出来；当第一个触发器的输出为0时，这些多路复用器的输出就不会被选择出来。
我们还需要考虑一下如何控制这个逻辑电路的工作状态。
一般来说，我们可以使用一些基本的逻辑门来实现这一点。
比如说，我们可以使用与门来控制触发器的输出是否为高电平；使用或门来控制多路复用器的选择功能是否被激活；使用非门来控制整个逻辑电路的工作状态是否被改变。
八加一数据选择器组合逻辑电路设计思路
八加一数据选择器组合逻辑电路设计思路下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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1.4’b1001<<2=（6‘b100100），4’b1001>>2=（4’b0010 ）。
2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。
3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。
4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD）5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。
6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。
7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统）8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL）10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。
11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口）12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述）13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ）14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ）15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ）16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。
17、若A=5’b11011,B=5’b10101,则有&A=(0）|B=（1） ~A=（5’b00100）A&B(5’b10001)18、若A=8’b1000_0100则A<<3的结果为（11’b10000100000）A>>3的结果为（8’b00010000）19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。
20、if(a) out1<=int1; else out1<=int2;当a= （1）执行out1<=int1 ；当a=（0）执行out1<=int2二、选择题：21、在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。
A、8B、16C、32D、6422、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。
23. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（ B ）。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A．①③⑤B．②③④C．②⑤⑥D．①④⑥24、下列标识符中，（A）是不合法的标识符。
A、9moonB、State0C、Not_Ack_0D、signall25、下列语句中，不属于并行语句的是：（D ）A、过程语句B、assign语句C、元件例化语句D、case语句26、在verilog中，下列语句哪个不是分支语句？（ D ）A.if-else B、case C、casez D、repeat27、下列标示符哪些是合法的（ B ）A、$timeB、_dateC、8sumD、mux#28、如果线网类型变量说明后未赋值，起缺省值是（ D ）A、xB、1C、0D、z29、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz1130、reg[7:0] mema[255:0]正确的赋值是（ A ）A、mema[5]=3’d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d131、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（ B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x32、时间尺度定义为timescale 10ns/100ps，选择正确答案（ C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定33、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（ B ）A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=934、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）A、占空比1/3B、clk=1C、clk=0D、周期为1035、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（ C ）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确37、已知“a =1b’1; b=3b'001;”那么{a,b}＝（ A ）CDADC CBADDA、4b'0011B、3b'001C、4b'1001D、3b'10139、请根据以下两条语句的执行：reg [7:0] A; A=2'hFF;最后变量A中的值是（ A ）A 、8'b0000_0011 B、 8'h03 C、 8'b1111_1111 D 、8'b1111111140、在verilog语言中，a=4b'1011，那么&a=（D ）A、4b'1011B、4b'1111C、1b'1D、1b'041简要说明仿真时阻塞赋值与非阻塞赋值的区别①非阻塞赋值方式(b<=a) 2.b的值被赋成新值a的操作，并不是立刻完成的，而是在块结束时才完成的；硬件有对应的电路。
3.阻塞赋值方式（b=a） 4.b的值立刻被赋成新值a；完成该赋值语句后才能执行下一语句的操作，硬件没有对应的电路，因而综合结果未知。
5.阻塞语句是在该语句结束是立即完成赋值语句操作，非阻塞赋值是在整个过程块结束时才完成赋值操作。
42、EDA技术的主要特征有哪些？（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化）43、always语句和initial语句的关键区别是什么？能否相互嵌套？Always是循环语句，initial只是执行一次，它们不能镶嵌。
45、简述基于数字系统设计流程包括哪些步骤?(1)设计输入，将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查到无任何错误。
(2)逻辑综合，将高层的设计描述自动化转化为较低层次描述过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成逻辑网表的过程。
(3)布局布线，将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。
（4）仿真，就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证并排除错误的过程，包括功能仿真和时序仿真。
（5）编程配置，将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。
46、采用结构描述方法设计一个二进制数字半加器，输入数据ai与bi，并将和输出到so，进位输出到co，给出详细设计过程。
输入输入输出输出a1 b1 s0 c00 0 0 00 1 1 01 0 1 11 1 0 1so=a1b1’+a1’b1co=a1b1module half_adder(a1,b1,s0,c0);input a1,b1;outputs0,c0;xor(s0,a1,b1);and(c0,a1,bl);Endmodule一选择题1在Verilog中，下列语句那个不是分支语句（d）A if--else Bcase Ccasez Drepeat2下列那些不是属于基本门级原件（D）A nand Bnor Cand DRAM3已知“a=1b’1；b=3b001；”那么{a，b}=(c)A 4b’0011 B3b’001 C4b’1001 D3b’1014下列标识符中，-------是不符合的标识符（D）A 9moon BState0 CNot_ack_0 Dsignall5下列语句，不属于并行语句的是（D)A 过程语句Bassign语句C元件例化语句Dcase语句6 O,P,Q,R都是4bit的输入矢量，下面那一种表达式是正确的（E）A pinput p[3:0] Q,R ;Binput p,Q[3:0] ;Cinput p,Q[3:0] ,Q[3:0] ,R[3:0] ;Dnput [3:0]P ,[3:0]Q ,[0:3] R ;Enput [3:0] ,P,Q ,R ;7请根据以下两条语句的执行，最后变量A中的值是（A)Reg[7:0] A A=2’hFFA 8;b0000,0011B 8’h03C 8;b1111,0011D 8;b1111,1111二填空题目1 完整的条件语句将产生组合逻辑电路，不完整的条件语句将产生时序逻辑电路。
2阻塞性赋值符号是=，非阻塞性赋值符号是<=。
三程序题Verilog 代码如下：module INST2[yout，adder]；Output[7:0] yout；Input[2:0] adder；assign yout[0]（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[1]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[2]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[3]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[4]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[5]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[6]=（（-adder[2]&（-adder[1]））&（-adder[0]）；assign yout[7]=（（-adder[2]&（-adder[1]））&（-adder[0]）；endmodule功能：3-8译码器，高电平有效采用数据结构描述方式设计一个二进制半加器，输入数据，a1和b1，并将输出到s0，进位输出c0，输出详细设计过程。