数字电子技术基础论文

ｐａｇｅ ２
再来一个ｃｌｋ＿ｔｅｓｔ的上升沿清计数器 ｃｏｕｎｔ＜＝０； ／／此算法使计数结果为ＢＣＤ码 ｂｅｇｉｎ
ｅｎｄ ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿１ ｏｒ ｎｅｇｅｄｇｅ ｒｅｓｅｔ＿ｎ） ｉｆ（！ｒｅｓｅｔ＿ｎ） ｏｕｔ＜＝８＇ｂ０ ； ｅｌｓｅ ｉｆ（ｃｎｔ＿ｅｎｂ＝＝１＇ｂ１） ／／时基信号上升沿时若计数使能有效则锁存计数值，因为 这个沿后使能变为 ｂｅｇｉｎ 无效 ｏｕｔ＜＝ｃｏｕｎｔ； ｅｎｄ ａｓｓｉｇｎ ｑ０＝ｏｕｔ［３：０］； ａｓｓｉｇｎ ｑ１＝ｏｕｔ［７：４］； ｅｎｄｍｏｄｕｌｅ 模块四 频率值的数码管显示 ｍｏｄｕｌｅ ｄｅｃｏｄｅ４７（ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，Ｄ３，Ｄ２，Ｄ１，Ｄ０）； ｏｕｔｐｕｔ ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ； ｉｎｐ ｕｔ Ｄ３，Ｄ２，Ｄ１，Ｄ０； ｒｅｇ ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ； ａｌｗａｙｓ ＠（Ｄ３ ｏｒ Ｄ２ ｏｒ Ｄ１ ｏｒ Ｄ０） ｂｅｇｉｎ ｃａ ｓｅ（｛Ｄ３，Ｄ２，Ｄ１，Ｄ０｝） ／／用ｃａｓｅ 语句进行译码 ４＇ｄ０： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１１１１０； ４＇ｄ１： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ０１１００００； ４＇ｄ２： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１０１１０１； ４＇ｄ ３： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１１００１； ４＇ｄ４： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ０１１００１１； ／／输入４ 位ＢＣＤ 码 ／／输出驱动７个笔划段 哈尔滨工业大学课程设计说明书（论文） ４＇ｄ５： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１０１１０１ １； ４＇ｄ６： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１０１１１１１； ４＇ｄ７： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１００００； ４ ＇ｄ８： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１１１１１； ４＇ｄ９： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１１０１１； ｄｅｆａｕ ｌｔ： ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ｝＝￣７＇ｂ１１１１１１０； ｅｎｄｃａｓｅ ｅｎｄ ｅｎｄｍｏｄｕｌｅ 模块五 分频系数的数码管显示 ／／本模块用于显示分频系数，分频系数由开关输 入 ｍｏｄｕｌｅ ｄｉｖ＿ｄｉｓｐｌａｙ（ｆｒｅｑ＿ｄｉｖ，ｄｉｓｐｌａｙ＿ｄｉｖ）； ｉｎｐｕｔ ｏｕｔｐｕｔ ｒｅｇ ［３：０］ ｆｒｅｑ ＿ｄｉｖ； ／／分频系数 ／／转成ＢＣＤ码的分频系数 ［７：０］ ｄｉｓｐｌａｙ＿ｄｉｖ； ［７：０］ ｄｉｓｐｌａｙ＿ｄｉｖ； ａｌｗａｙｓ ＠（ｆｒｅｑ＿ｄｉｖ） ｂｅｇｉｎ ｉｆ（ｆｒｅｑ＿ｄｉｖ＝＝４＇ｂ０ ｜｜ ｆｒｅｑ＿ｄｉｖ＝＝４＇ｂ１） ｄｉｓｐｌａｙ＿ｄｉｖ［７：０］＝８＇ｂ１０； ｅｌｓｅ ｉｆ （ｆｒｅｑ＿ｄｉｖ＞＝４＇ｂ１０１０） ｂｅｇｉｎ ／／／二进制＿ｔｏ＿ＢＣＤ码算法：因为最大的分频比是１５，所 以最高只能到１，当分频比大于４＇ｂ１０１０时，低位减４＇ｂ１０１０，高位加１ ｄｉｓｐｌａｙ＿ｄｉｖ［３：０］＝ｆｒｅｑ＿ｄｉｖ－４＇ｂ１０１０； ｄｉｓｐｌａｙ＿ｄｉｖ［７：４］＝４＇ｂ１； ｅｎｄ ｅｌｓｅ ｂｅ ｇｉｎ ｄｉｓｐｌａｙ＿ｄｉｖ［３：０］＝ｆｒｅｑ＿ｄｉｖ； ｄｉｓｐｌａｙ＿ｄｉｖ［７：４］＝４＇ｂ０； ｅｎｄ ｅｎｄ ｅｎｄｍｏｄｕｌｅ 模块六 频率计的例化及功能实现 ／／本频率计可以测量对２００Ｈｚ方波进行２￣１５分 频后的方波信号的频率， 分频比由拨码开关 设置，并可以通过数码管显示测量频率 和分频比。当是偶数分配比时测量误差在正负１之 间，为奇数时误差较大。 ｍｏｄｕｌｅ ｆｒｅｑｕｅｎｃｙ＿ｃｏｕｎｔｅｒ（ｃｌｋ＿５０Ｍ，ＨＥＸ０，ＨＥＸ１，ＨＥＸ６，ＨＥＸ７，ｒｅｓｅｔ＿ｎ，ｃｌｋ＿ｔｅｓｔ ，ｃｌｋ＿１，ｆｒｅｑ＿ｄｉｖ，ｃｎｔ＿ｅｎｂ ，ｒｅｓｅｔ）； ｉｎｐｕｔ ｃｌｋ＿５０Ｍ，ｒｅｓｅｔ＿ｎ； ｉｎｐｕｔ ［３：０］ ｆｒｅｑ＿ｄ ｉｖ； ｏｕｔｐｕｔ ｃｌｋ＿ｔｅｓｔ，ｃｌｋ＿１，ｃｎｔ＿ｅｎｂ，ｒｅｓｅｔ； ｏｕｔｐｕｔ［６：０］ ＨＥＸ０，ＨＥＸ１，ＨＥＸ６，ＨＥＸ７； ｗｉｒｅ ［７：０］ ｄｉｓｐｌａｙ＿ｄｉｖ； ｗｉｒｅ ［７：０］ ｏｕｔ； ａｓｓｉｇｎ ｒｅｓｅｔ＝ｒｅｓｅｔ＿ｎ； 哈尔滨工业大学课程设计说明书（论文） ／／实例化各模块 ｃｌｋ５０Ｍ＿ｔｏ＿ｃｌｋ１ ｕ１ （．ｃｌｋ＿５０Ｍ（ｃｌｋ＿５０Ｍ），．ｃｌｋ＿１（ｃｌｋ＿１），．ｒｅｓｅｔ＿ｎ（ｒｅｓｅｔ＿ｎ））； ／／直接 ／／间接 得到占空比５０％的１Ｈｚ时钟 ／／ｃｌｋ＿１Ｈｚ ｕ１ （．ｃｌｋ＿５０Ｍ（ｃｌｋ＿５０Ｍ），．ｃｌｋ＿１（ｃｌｋ＿１），．ｒｅｓｅｔ（ｒｅｓｅｔ＿ｎ））； 得到占空比５０％的１Ｈｚ时钟 ｕｓｅｒ＿ｃｌｋ （．ｃｌｋ＿５０Ｍ（ｃｌｋ＿５０Ｍ），．ｃｌｋ＿ｔｅｓｔ（ｃｌｋ＿ｔｅｓｔ），．ｆｒｅｑ＿ｄｉｖ（ｆｒｅｑ＿ｄｉｖ），． ｒｅｓｅｔ＿ｎ（ｒｅｓｅｔ＿ｎ））； ｕ２ ／／ 产 生对２００Ｈｚ进行２￣１５分频的占空比５０％的方波 ｃｏｕｎｔｅｒ ／／频率计核心原理部分 ｃ１ （．ｃｌｋ＿ｔｅｓｔ（ｃｌｋ＿ｔｅｓｔ），．ｃｌｋ＿１（ｃｌｋ＿１），．ｒｅｓｅｔ＿ｎ（ｒｅｓｅｔ＿ｎ），．ｑ０（ｏｕｔ［３：０］），．ｑ １（ｏｕｔ［７：４］），．ｃｎｔ ＿ｅｎｂ（ｃｎｔ＿ｅｎｂ））； ｄｅｃｏｄｅ４７ ．Ｄ３（ｏｕｔ［３］），．Ｄ２（ｏｕｔ［２］），．Ｄ１（ｏｕｔ［１］），．Ｄ０（ｏｕｔ［０］））； ／／显示频率
ｐபைடு நூலகம்ｇｅ １
／／本模块由５０Ｍ时钟分频产生占空比５０％的１Ｈｚ时钟 ｍｏｄｕｌｅ ｃｌｋ＿１Ｈｚ（ｃｌｋ＿５０Ｍ，ｃｌｋ＿１，ｒｅｓｅｔ）； ｉｎｐｕｔ ｃｌｋ＿５０Ｍ，ｒｅｓｅｔ； ｏｕｔｐｕｔ ｃｌｋ＿ １； ｒｅｇ ｃｌｋ＿１； ｒｅｇ ｃｌｋ＿２； ｒｅｇ［２５：０］ ｃｏｕｎｔ； ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿５０Ｍ） ｂｅｇｉｎ ｉ ｆ （ｃｏｕｎｔ ＝＝２４＿９９９＿９９９） ｂｅｇｉｎ ｃｌｋ＿２ ＝ １＇ｂ１； ｃｏｕｎｔ ｅｎｄ ｅｌｓｅ ｂｅｇｉｎ ｃｌｋ＿２ ＝ １＇ ｂ０； ｃｏｕｎｔ ＝ ｃｏｕｎｔ＋１； ｅｎｄ ｅｎｄ ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿２ ｏｒ ｎｅｇｅｄｇｅ ｒｅｓｅｔ） ／／由空 比非５０％的２Ｈｚ时钟分频产生占空比５０％的１Ｈｚ时钟 ｂｅｇｉｎ ｉｆ （！ｒｅｓｅｔ） ＝ ０； ／／ｃｏｕｎｔ计 数终点 ＝ ｆ＿ｉｎ／ｆ＿ｏｕｔ－１ ＝ ５０＊１０＾６／２－１ ／／产生占空比非５０％的２Ｈｚ时钟 哈尔滨工业大学课程设计说明书（论文） ｃｌｋ＿１ ＝ １＇ｂ０； ｅｌｓｅ ｃｌｋ＿１ ＝ ￣ ｃｌｋ ＿１； ｅｎｄ ｅｎｄｍｏｄｕｌｅ 方法二 ／／本模块由５０Ｍ时钟分频直接产生占空比５０％的１Ｈｚ时钟 ｍｏｄｕｌｅ ｃｌｋ５０Ｍ＿ｔｏ＿ｃｌｋ１（ｃｌｋ＿５０Ｍ，ｃｌｋ＿１，ｒｅｓｅｔ＿ｎ）； ｉｎｐｕｔ ｃｌｋ＿５０Ｍ，ｒｅｓｅｔ＿ｎ； ｏｕｔｐｕｔ ｃｌｋ＿１； ｒｅｇ ［２６：０］ｃｏｕｎｔ； ｒｅｇ ｃｌｋ＿１； ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿５０Ｍ ｏｒ ｎｅｇｅ ｄｇｅ ｒｅｓｅｔ＿ｎ） ｂｅｇｉｎ ｉｆ（！ｒｅｓｅｔ＿ｎ） ｂｅｇｉｎ ｃｏｕｎｔ＜＝０； ｃｌｋ＿１＜＝０； ｅｎｄ ｅｌｓｅ ｉｆ（ｃｏｕｎ ｔ ＝＝２４＿９９９＿９９９） ｂｅｇｉｎ ｆ＿ｉｎ／（２＊ｆ＿ｏｕｔ）－１ ＝ ５０＊１０＾６／２－１＝２４９９９９９９ ｃｌｋ＿１＜＝￣ｃｌｋ＿ １； ｃｏｕｎｔ＜＝０； ｅｎｄ ｅｌｓｅ ｃｏｕｎｔ＜＝ｃｏｕｎｔ＋２７＇ｂ１； ／／ 占 空 比 ５０％ 方 波 ｃｏｕｎｔ 计 数 终 点 ＝ ／／１Ｈｚ时钟 ｅｎｄ ｅｎｄｍｏｄｕｌｅ 模块二 被测信号的分频获取 ／／本模块用于产生被测频率的方波，先分频产生２ ００Ｈｚ频率方波，再由输入参数ｆｒｅｑ＿ｄｉｖ 决定对２００Ｈｚ进行２￣１５分频比的分频，从而产 生最后的被测方波 ｍｏｄｕｌｅ ｕｓｅｒ＿ｃｌｋ（ｃｌｋ＿５０Ｍ，ｃｌｋ＿ｔｅｓｔ，ｆｒｅｑ＿ｄｉｖ，ｒｅｓｅｔ＿ｎ）； ｉｎｐｕｔ ｃｌｋ＿５０Ｍ； ｉｎ ｐｕｔ ｉｎｐｕｔ ［３：０］ ｆｒｅｑ＿ｄｉｖ； ｒｅｓｅｔ＿ｎ； ／／被测方波 ／／输入分频参数 ｏｕｔｐｕｔ ｃｌｋ＿ｔｅｓｔ； ｒｅｇ ｃｌｋ＿ｔｅｓｔ； ｒｅｇ ｃｌｋ＿２００Ｈｚ； ｒｅｇ ［２５：０］ ｃｏｕｎｔ； ｒｅｇ ［ ３：０］ ｃｎｔ； ｗｉｒｅ ［３：０］ ｄｉｖ； ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿５０Ｍ） 哈尔滨工业大学课程设计说明书（论文） ｂｅｇｉｎ ｉｆ （ｃｏｕｎｔ ＝＝＇ｄ２４＿９９９９） ／／产 生占空比非５０％的２００Ｈｚ时钟 ｂｅｇｉｎ ｃｌｋ＿２００Ｈｚ ＜＝ １＇ｂ１； ｃｏｕｎｔ ｅｎｄ ｅｌｓｅ ｂｅｇｉｎ ｃｌｋ ＿２００Ｈｚ ＜＝ １＇ｂ０； ｃｏｕｎｔ ＜＝ ｃｏｕｎｔ＋２６＇ｂ１； ｅｎｄ ｅｎｄ ／＊ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿１００Ｈｚ） ｂｅｇｉｎ ｃｌｋ＿ｔｅｓｔ＜＝ ￣ ｃｌｋ＿ｔｅｓｔ； ｅｎｄ＊／ ａｓｓｉｇｎ ｄｉｖ＝（ｆｒｅｑ＿ｄｉｖ＝＝４＇ｂ０） ？ １＇ｂ０ ： ／ ／已知分频比Ｎ，求ｃｎｔ计数终点。由于产生方波，ｃｎｔ ／／由Ｎ＞＞１来计算Ｎ／２，同时在Ｎ＝ ０ ／／对２００Ｈｚ进行２￣１５分频比的分频， ＜＝ ０； 计数终点＝Ｎ／２－１ （ｆｒｅｑ＿ｄｉｖ＝＝４＇ｂ１） ？ １＇ｂ０ ： （（ｆｒｅｑ＿ｄｉｖ＞＞１）－１）； 和１的情况，使ｃｎｔ计数终点为零即２分频 ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿２００Ｈｚ ｏｒ ｎｅｇｅｄｇｅ ｒｅｓｅｔ＿ｎ） ｂｅｇｉｎ 从而产生最后的被测方波 ｉｆ（！ｒｅｓｅｔ＿ｎ） ｃｎｔ＜＝０； ｅｌｓｅ ｉｆ（ｃｎｔ＝＝ｄｉｖ） ｃｎｔ＜＝０； ｃｌｋ＿ｔｅｓｔ＜＝￣ｃｌｋ＿ｔｅｓｔ； ｅ ｎｄ ｅｌｓｅ ｃｎｔ＜＝ｃｎｔ＋１＇ｂ１； ｅｎｄ ｅｎｄｍｏｄｕｌｅ ｂｅｇｉｎ 模块三 频率计中计数与锁存部分的实现 ／／ｃｌｋ＿１作为时基信号开启计数，ｃｌｋ＿ ｔｅｓｔ作为计数时钟 ｍｏｄｕｌｅ ｃｏｕｎｔｅｒ（ｃｌｋ＿ｔｅｓｔ，ｃｌｋ＿１，ｒｅｓｅｔ＿ｎ，ｑ０，ｑ１，ｃｎｔ＿ｅｎｂ）； ｉｎｐｕｔ ｃｌｋ＿ｔｅｓｔ， ｃｌｋ＿１，ｒｅｓｅｔ＿ｎ； ｏｕｔｐｕｔ ［３：０］ ｑ０，ｑ１； ｏｕｔｐｕｔ ｃｎｔ＿ｅｎｂ； ｒｅｇ ｃｎｔ＿ｅｎｂ； ｒｅｇ ［７：０］ ｃｏｕｎｔ； ｒｅｇ ［７：０］ ｏｕｔ； 哈尔滨工业大学课程设计说明书（论文） ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿１ ｏｒ ｎｅｇｅｄｇ ｅ ｒｅｓｅｔ＿ｎ） ｉｆ（！ｒｅｓｅｔ＿ｎ） ｃｎｔ＿ｅｎｂ＜＝０； ｂｅｇｉｎ ｅｌｓｅ ｃｎｔ＿ｅｎｂ＜＝￣ｃｎｔ＿ｅｎｂ； ／／使能开启１Ｓ ｅｎｄ ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ＿ｔｅｓｔ ｏｒ ｎｅｇｅｄｇｅ ｒｅｓｅｔ＿ｎ） ｉｆ（！ｒｅｓｅｔ＿ｎ ） ｃｏｕｎｔ＜＝８＇ｂ０； ｅｌｓｅ ｉｆ（（ｃｎｔ＿ｅｎｂ＝＝１＇ｂ１）＆＆（ｃｏｕ ｎｔ［３：０］＝＝４＇ｂ１００１）） ｂｅｇｉｎ ｃｏｕｎｔ［３：０］＜＝０； ｃｏｕｎｔ［７：４］＜＝ｃｏｕｎｔ［７：４］＋１＇ｂ１； ｅｎｄ ｅ ｌｓｅ ｉｆ（ｃｎｔ＿ｅｎｂ＝＝１＇ｂ１） ｃｏｕｎｔ［３：０］＜＝ｃｏｕｎｔ［３：０］＋１＇ｂ１； ｅｌｓｅ ／／计数使能无效后，
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哈尔滨工业大学课程设计说明书（论文） 图 ３ 时序图 其中，Ａ－被测信号；Ｂ－时基信号，秒脉冲；Ｅ－计数器计数脉冲信号 ；Ｃ－锁存器送数信 号；Ｄ－计数器清零信号。 当时基信号出现上升沿时，计数器开始 计数，计到时基信号下 降沿出现，计数器停止计数，此时锁存器送数信号出现上升沿 有效，给数码管送数，等 送数结束后，计数器出现一个上升沿对计数器清零。当下一 个时钟周期到来时，是一样 的过程。 频率计的输入输出关系如下表一所示： 表一 输入输出信号 输入 ： ｃｌｋ１Ｈｚ ｕｃｌｋ 输出： ｌｅｄ０ ｌｅｄ１ ｐ＿ｃｎｔ＿ｅｎ ｐ＿ｒｓｔ＿ｃｎｔ ｐ＿ｌｏａ ｄ 频率值最低位 频率值次低位 计数允许（１ ｓ） 复位计数器 锁存到寄存器中 基准时 钟输入 待测信号输入 哈尔滨工业大学课程设计说明书（论文） 图 ４ ＦＰＧＡ 内部均衡逻辑图 方案优化与确定 在满足基础要求后，我们进行设计了的创新。首先，我们在逻 辑中采 用时序逻辑电路的编程方法，即在时基信号为＂１＂时闸门开启，自动开始计数， 下降沿来 时锁存数据并输出。为了增加频率计的实际应用功能，我们增设了手动分频 功能，即给 出一个 ２００ＨＺ 的基础频率，通过拨动开关输入想要分频的倍数并显示在 ＬＥＤ 数码管上， 频率计即可自行计算出分频后的频率值。具体的实现方案将在下文 的程序中给出。 方案实现及程序 模块一 １Ｈｚ时基信号的分频 时基信号的分频 方法一