第6章CMOS静态门电路(2)-延迟(半导体集成电路共14章)讲解
CMOS 模拟集成电路课件完整
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
CMOS门电路工作原理介绍
四、其他类型的CMOS门电路
1.其他逻辑功能的CMOS门电路 在CMOS门电路的系列产品中， 除反相器外常用的还有： 与非门、或非门、与门、 或门、与或非门、异或门等几种。
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（1）CMOS与非门电路
VDD 当A，B两个输入端全为“1”时，
T3
T4
T1和T2都导通，T3和T4都截止，
（2）CMOS“或非”门电
路
VDD
B
当A，B两个输入端全为“1”
T4
或 其中一个为“1”时，
A
输出端为“0”。
T3
只有当输入端全为“0”时，
Y 输出端才为“1”。
T1
T2
CMOS或非门
Y (A B)
存在和与非门类似的问题。
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2.带缓冲级的CMOS门电路
电路构成： 在门电路的每个输入端、输出端各增设一级反相器， 加进的这些反相器具有标准参数，所以称为缓冲器。 优点： 这些带缓冲级的门电路，其输出电阻和输出的高、 低电平以及电压传输特性将不受输入端状态的影响， 电压传输特性的转折区也变得更陡。
Y 输出端为“0”。
T2
当输入端有一个或全为“0”时，
A
T1或T2（或都）截止，T3或T4 （或
都）导通 ，
B
T1
输出端Y为“1” 。
CMOS与非门
Y (AB)
缺点：1. 输入端的工作状态不同时影响电压传输特性。
2. 输出的高、低电平受输入端数目的影响。
3. 它的输出电阻受输入状态的影响。 上页 下页 返16回
vI
vO 当vI = VIH= VDD 时， T2导通，T1截止，输出为低
cmos集成电路原理
cmos集成电路原理
CMOS集成电路原理即互补金属氧化物半导体（CMOS）技术是一种半导体制造技术，它是将PMOS（p-type metal-oxide-semiconductor）和NMOS（n-type metal-oxide-semiconductor）晶体管结合使用的一种技术。
CMOS集成电路原理的设计目标是减少功耗，提高整个电路的性能，使得集成电路具有更高的集成度和更低的功耗。
在CMOS集成电路中，PMOS和NMOS是互补的，一个负责负电荷的控制，另一个负责正电荷的控制，由此产生更低的功耗。
具体来说，当输入为低电平（0）时，PMOS管开启，NMOS管关闭，输出为高电平（1）；当输入为高电平（1）时，PMOS管关闭，NMOS管开启，输出为低电平（0）。
这样的设计在静态状态下具有准确的输出逻辑响应。
CMOS集成电路的优点在于以下几个方面：
1. 低功耗：由于CMOS只有在切换时才会消耗功率，静态状态下几乎不消耗功耗，从而减少能量消耗。
2. 高集成度：CMOS集成电路可以集成大量的晶体管和电路元件，从而实现更复杂的电路功能。
3. 高速度：CMOS晶体管的开关速度很快，从而可以实现高速的信号处理和数据传输。
4. 抗干扰能力强：CMOS集成电路的输入和输出电阻高，抗干扰能力强，能够抵抗噪声和干扰信号。
总而言之，CMOS集成电路原理是基于PMOS和NMOS晶体管的互补原理，通过精确的控制电信号的状态来实现逻辑门的
功能。
它以低功耗、高集成度、高速度和抗干扰能力强等特点成为目前集成电路设计中最为常见的技术。
《半导体集成电路》考试题目及参考答案(DOC)
《半导体集成电路》考试题目及参考答案(DOC)1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8. 为什么TTL与非门不能直接并联？9. OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。
2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的D DS特性曲线，指出饱和区和I V非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。
《模拟电子技术》课件第6章 集成运算放大电路
IE2
IE1Re1 Re2
VT Re2
ln
IE1 IE2
§6.2 电流源电路
IR R
IC1
T1
IE1 Re1
IB1 IB2
VCC
I C 2=IO
T2
IE2 Re2
当值足够大时
IR IC1 IE 1 IO IC2 IE 2
IO
IR
Re1 Re2
VT Re2
ln
IR IO
IO
IR
Re1 Re2
四、微电流源
R c + vo R c
VCC
Rs
+
vi1
T1 RL T2
Rs
+
vi2
Re
VEE
2、差模信号和共模信号的概念
vid = vi1 vi2 差模信号
vic
=
1 2
(vi1
vi2 )
共模信号
Avd
=
vod vid
差模电压增益
其中vod ——差模信号产生的输出
Avc
=
voc vic
共模电压增益
总输出电压
IE3
IC2
IC1
1
IC2
2
IC 1
2 IC1 β
IO
1
IR 2
2
2
IR
IC1
T1
R IB3
T3
IE3
IB1 IB2
V CC IO= IC2 = IC1
T2
IR R
IC1
IB3
T1 I B1
VCC
IO
T3
IE3 IC2
T2 IB2
三、比例电流源
cmos逻辑门电路[最新]
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CMOS逻辑门电路CMOS是互补对称MOS电路的简称（Complementary Metal-Oxide-Semiconductor），其电路结构都采用增强型PMOS管和增强型NMOS管按互补对称形式连接而成，由于CMOS 集成电路具有功耗低、工作电流电压范围宽、抗干扰能力强、输入阻抗高、扇出系数大、集成度高，成本低等一系列优点，其应用领域十分广泛，尤其在大规模集成电路中更显示出它的优越性，是目前得到广泛应用的器件。
一、CMOS反相器CMOS反相器是CMOS集成电路最基本的逻辑元件之一，其电路如图11-36所示，它是由一个增强型NMOS管T N和一个PMOS管T P按互补对称形式连接而成。
两管的栅极相连作为反相器的输入端，漏极相连作为输出端，T P管的衬底和源极相连接电源U DD，T N管的衬底与源极相连后接地，一般地U DD>(U TN+|U TP|)，(U TN和|U TP|是T N和T P的开启电压)。
当输入电压u i=“0”（低电平）时，NMOS管T N截止，而PMOS管T P导通，这时T N 管的阻抗比T P管的阻抗高的多，（两阻抗比值可高达106以上），电源电压主要降在T N上，输出电压为“1”（约为U DD）。
当输入电压u i=“1”（高电平）时，T N导通，T P截止，电源电压主要降在T P上，输出u o=“0”，可见此电路实现了逻辑“非”功能。
通过CMOS反相器电路原理分析，可发现CMOS门电路相比NMOS、PMOS门电路具有如下优点：①无论输入是高电平还是低电平，T N和T P两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。
②两管总是一个管子充分导通，这使得输出端的等效电容C L能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。
③由于输出低电平约为0V，输出高电平为U DD，因此，输出的逻辑幅度大。
CMOS反相器的电压传输特性如图11-37所示。
cmos电路原理
cmos电路原理
CMOS电路是一种特殊类型的集成电路，由互补型金属氧化
物半导体（CMOS）器件组成。
CMOS器件由P型和N型MOSFET（金属-氧化物-半导体场效应晶体管）组成，这些晶
体管在电路中起着开关的作用。
CMOS电路的原理是基于MOSFET的特性。
每个MOSFET都
有一个栅极、一个漏极和一个源极。
栅极上的输入信号控制着MOSFET的通断状态。
当输入信号为高电平时，N型MOSFET通断，P型MOSFET导通。
反之，当输入信号为低
电平时，N型MOSFET导通，P型MOSFET通断。
在CMOS电路中，MOSFET的通断状态决定了电路的输出状态。
通过适当控制输入信号的高低电平，可以实现各种逻辑功能，如与门、或门、非门和异或门等。
与门的输出只有当所有输入都为高电平时才为高电平，或门的输出只有当至少一个输入为高电平时才为高电平，非门的输出是输入信号的反向，异或门的输出只有当输入信号中的高电平个数为奇数时才为高电平。
CMOS电路具有许多优点。
首先，CMOS电路具有低功耗特性，因为只有在切换时才会有较大的功耗。
此外，CMOS电
路还具有抗干扰和噪声的能力。
由于MOSFET本身是绝缘体，因此在开关状态时，它几乎不会受到外界噪声的影响。
此外，CMOS电路还具有较高的集成度和较小的尺寸。
总之，CMOS电路是一种常见的集成电路，通过控制
MOSFET的通断状态实现各种逻辑功能。
它具有低功耗、抗干扰和噪声、高集成度等优点，在现代电子设备中得到广泛应用。
CMOS静态门电路
C=0 p p
C nn
VDD
GND C=0
I
CMOS静态组合逻辑门
A=1 B=1
A B
或非门动作原理-4
C=0 p p
C nn
VDD
GND C=0
II
CMOS静态组合逻辑门
A=0 B=0
VDD
A C
B
C=A+B
A=0 B=1
A=1 B=0
VDD
VDD
A=1 B=1
一、两管串联：
Vd
T1 K1
Vg
Vm
T2 K2
Vs
Vd
Vg
Keff
Vs
IDS K[2(VGS VTH )VDS VDS 2 ]
IDS K[(VGS VTH )2 2(VGS VTH )VDS VDS 2 (VGS VTH )2 ]
IDS K[(VGS VTH )2 (VGS VTH VDS )2 ]
12
1
2
同理可推出N个管子串联使用 时，其等效增益因子为：
K eff
1 N1
K i1
i
二、两管并联：
Vd
Vg
K1 K2
Vs
Vd
Vg
Keff
Vs
同理可证，N个Vt相等的管子并联使用时：
与非门电路的驱动能力
VDD
B
在一个组合逻辑电路中，为了使各种
组合门电路之间能够很好地匹配，各
A
个逻辑门的驱动能力都要与标准反相
A=0 B=0
A B
CMOS与非门动作原理-1
C=1
pp C
n
VDD
I VDD C=1
n CMOS静态组合逻辑门
半导体集成电路课程教学大纲
《半导体集成电路》课程教学大纲（包括《集成电路制造基础》和《集成电路原理及设计》两门课程）集成电路制造基础课程教学大纲课程名称：集成电路制造基础英文名称：The Foundation of Intergrate Circuit Fabrication课程类别：专业必修课总学时：32 学分：2适应对象：电子科学与技术本科学生一、课程性质、目的与任务：本课程为高等学校电子科学与技术专业本科生必修的一门工程技术专业课。
半导体科学是一门近几十年迅猛发展起来的重要新兴学科，是计算机、雷达、通讯、电子技术、自动化技术等信息科学的基础，而半导体工艺主要讨论集成电路的制造、加工技术以及制造中涉及的原材料的制备，是现今超大规模集成电路得以实现的技术基础，与现代信息科学有着密切的联系。
本课程的目的和任务：通过半导体工艺的学习，使学生掌握半导体集成电路制造技术的基本理论、基本知识、基本方法和技能，对半导体器件和半导体集成电路制造工艺及原理有一个较为完整和系统的概念，了解集成电路制造相关领域的新技术、新设备、新工艺，使学生具有一定工艺分析和设计以及解决工艺问题和提高产品质量的能力。
并为后续相关课程奠定必要的理论基础，为学生今后从事半导体集成电路的生产、制造和设计打下坚实基础。
二、教学基本要求：1、掌握硅的晶体结构特点，了解缺陷和非掺杂杂质的概念及对衬底材料的影响；了解晶体生长技术（直拉法、区熔法），在芯片加工环节中，对环境、水、气体、试剂等方面的要求；掌握硅圆片制备及规格，晶体缺陷，晶体定向、晶体研磨、抛光的概念、原理和方法及控制技术。
2、掌握SiO2结构及性质，硅的热氧化，影响氧化速率的因素，氧化缺陷，掩蔽扩散所需最小SiO2层厚度的估算；了解SiO2薄膜厚度的测量方法。
3、掌握杂质扩散机理，扩散系数和扩散方程，扩散杂质分布；了解常用扩散工艺及系统设备。
4、掌握离子注入原理、特点及应用；了解离子注入系统组成，浓度分布，注入损伤和退火。
《微机原理与接口技术》课件第6章
6.1 概述 6.2 随机存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接 6.5 现代RAM 6.6 存储器的扩展及其控制 习题6
6.1 概 述
6.1.1 存储器的一般概念和分类 按存取速度和用途可把存储器分为两大类，内部存储器和
外部存储器。把具有一定容量，存取速度快的存储器称为内部 存储器，简称内存。内存是计算机的重要组成部分，CPU可对 它进行访问。目前应用在微型计算机的主内存容量已达256 MB～1 GB，高速缓存器(Cache)的存储容量已达128～512 KB。 把存储容量大而速度较慢的存储器称为外部存储器，简称外存。 在微型计算机中常见的外存有软磁盘、硬磁盘、盒式磁带等， 近年来，由于多媒体计算机的发展，普遍采用了光盘存储器。 光盘存储器的外存容量很大，如CD-ROM光盘容量可达650 MB， 硬盘已达几十个GB乃至几百个GB，而且容量还在增加，故也称 外存为海量存储器。不过，要配备专门的设备才能完成对外存 的读写。例如，软盘和硬盘要配有驱动器，磁带要有磁带机。 通常，将外存归入到计算机外部设备一类，它所存放的信息调 入内存后CPU才能使用。
新的数据。对所存的内容读出时，仍需地址译码器的某一输出
线送出高电平到V5、V6管栅极，即此存储单元被选中，此时V5、 V6导通。于是，V1、V2管的状态被分别送至I/O线、 I/O线，这 样就读取了所保存的信息。显然，存储的信息被读出后，存储
的内容并不改变，除非重写一个数据。
由于SRAM存储电路中，MOS管数目多，故集成度较低， 而V1、V2管组成的双稳态触发器必有一个是导通的，功耗也比 DRAM大，这是SRAM的两大缺点。其优点是不需要刷新电路， 从而简化了外部电路。
如Intel 2114芯片容量为1 K×4位/片，Intel 6264为8 K×8位/片。
数字集成电路第6章 CMOS静态逻辑电路11
态CMOS逻辑门节省了近一半器件。
类NMOS逻辑门
VDD PMOS Load
OUT
VSS F In1 In In2 In3
Pulldown Network
Out
PDN
Idn
VSS pseudo-NMOS inverter
Pseudo-NMOS AOI
47
类NMOS反相器的工作分析
功能所需的晶体管数 目减小面积；
逻辑结构
由一个实现逻辑功能的NMOS下拉网络和一负 载器件构成。
45
类NMOS电路只用NMOS管串并联构成逻辑功能块，上拉通路用一个
常导通的PMOS管代替复杂的PMOS逻辑功能块。 因此，对于n输入逻辑门，类NMOS电路只需要n+1个MOS管。比静
总结： 电路的总延迟时间不完全决定于所经过的逻辑门的级 数多少，而是与每个逻辑门的具体结构和器件参数密 切有关。减少每个逻辑门的输入端数有利于减小面积 和改善速度。
第六章 静态CMOS逻辑电路
CMOS与非门和或非门
静态CMOS逻辑门的构成特点
类NMOS逻辑电路 MOS传输门
类NMOS电路
：
PMOS管工作在线性区；
2 2
I DD K P [(VG VS VTP ) 2 (VG VD VTP ) 2 ] = K P [(VDD VTP ) (Vout VTP ) ] 0
VOH VDD
49
类NMOS反相器的VTC分析 2
输入为高电平时，类NMOS反相器的下拉网络导通， 将输出下拉，输出低电平； Vin VDD ：NMOS管工作线性区 (Vout Vin VTN ) ；
对NMOS下拉网络的构成规律： NMOS管串联实现与操作；
电子科技大学半导体集成电路原理复习大纲
电⼦科技⼤学半导体集成电路原理复习⼤纲第⼀章●微电⼦：在电⼦电路和系统的超⼩型化和微型化过程中逐渐形成和发展起来的学科。
●集成电路：⽤半导体⼯艺把电路的有源器件、⽆源器件以及互连布线以相互不可分离的状态制作在半导体或绝缘材料基⽚上，最后封装在⼀个管壳内，构成⼀个完整的、具有特定功能的电路、组件或系统。
●集成度：在单块晶⽚上或单个封装中构成的IC所包含的最⼤元器件数量（包括有源器件和⽆源器件）。
●特征尺⼨：器件中最⼩线条宽度（最⼩线条宽度与线条间距之和的⼀半）。
●摩尔定律：集成电路芯⽚的集成度每两年增加⼀倍。
●集成电路的⼏种主要分类⽅法：按照集成度的不同分类（SSI/MIS/LSI/VLSI/GSI）；按照电路功能和所处理信号的不同分类（数字IC/模拟IC）；所采⽤的晶体管的不同（双极型IC/MOS IC）●了解微电⼦集成电路技术的发展趋势：继续沿着摩尔定律前进、开发⽚上系统SOC、研发量⼦器件和纳⽶器件。
●提⾼集成度的主要途径有：提⾼微细加⼯技术、增⼤芯⽚⾯积、使⽤⼤圆⽚晶圆、简化电路结构、。
●IC（integrated circuit）、VLSI（very large scale-integration）、ULSI（ultra large scale-integration）、SOC（system-on-chip）、IP（intellectual property）、MEMS（micro-electronic-mechanical system）、CD（critical dimension）、SIP（system in package）。
●定⽐例缩⼩定律：CE（等⽐例缩⼩器件的尺⼨，增加跨导、减⼩电容，电源电压同时缩⼩相同倍数，但是阈值电压不可能缩得太⼩，漏源耗尽区宽度不可能按⽐例缩⼩，电源电压的标准改变会带来很⼤的不便）、CV（保倍）。
持电源电压不变）、QCE（器件尺⼨缩⼩K倍，⽽电源电压只缩⼩K第⼆章●饱和型逻辑IC：关态对应截⽌态，开态对应饱和态。
CMOS集成电路设计基础
UGN
Ui
UDD
UGP
Uo CL
UGN UGP
传输门电路及栅极控制电压波形
CMOS传输门的直流传输特性
CMOS传输门的直流传输特性如图 所示， 它不存在阈值损失问题： (1) 当UGN=“0”， UGP=“1”时， N管、 P管均截止， Uo=0。
(2) 当UGN=“1”, UGP=“0”时， Ui由“0”升高到“1”的过程分为以 下三个阶段(分析中， 设“1”为UDD=5Ｖ， “0”为接地(0 V）， UTHN=|UTHP|=0.9 V):
1. AB段 在AB段， 0<Ui<UTHN, IDN=0, N管截止， P管
非恒流(饱和)导通， 有
Uo=UOH=UDD 2. BC段
UTHN<Ui<Uo+|UTHP| 即
UGDP=|Ui-Uo|<|UTHP|
3. CD段
当Ui进一步增大， 且满足 Uo+|UTHP|≤Ui≤Uo+UTHN
N管和P管的电流相等， 根据电流方程：
延时的定义
环型振荡器
（7）逻辑门的功耗
瞬时功耗: p(t) =v(t)i(t) =Vsupplyi(t)
峰值功耗: Ppeak =Vsupplyipeak
平均功耗:
P
ave
1 T
tT t
p(t)dt V
supply
T
tT t
isuppl(y t)dt
功率延时积
功率延时积（PDP） =E=每操作消耗的能量=Pav×tp
随着Ui进一步增大， 当满足 UDD+UTHP≤Ui≤UDD 时， P管截止， IDP=0, N管维持非饱和导通而导致Uo=0。
清华大学VLSI6
C l d d0 V t n[V (dd V tn )V 0V 2 02]
令：Vo从Vdd-Vtn下降到0.1Vdd时间为tf2
tf2 2 C n l 0 V .1 d V d d V td n ( V d d V d t) n V 0 0 V V 2 0 2n ( V 2 d C ld V t) n ln 1V d ( 9 V d d2 d V t0 6n )
CMOS反相器下降时间为：
tf tf1 tf2 n ( V 2 d C ld V t) n [ V t V d n 0 d . V 1 V td n d 1 2 l1 n V d V ( 9 d d 2 d V t) n 0
设：Vtn=0.2Vdd Vdd=5v
t f 4
Cl nVdd
2020/5/22
14
三、电路扇出延迟
逻辑门的输出端所接的输入门的个数称为电 路的扇出：Fout。
对于电路扇出参数的主要限制是： IoutIin
Vo
Iin
Iin
Vi
Iout
Iin
2020/5/22
15
扇出端的负载等于每个输入端的栅电容之
和：
Fout
Cl
Cg (i)
i 1
在电路设计中， 如果一个反相器的扇出为 N， 即 Fout=N。 其 驱 动 能 力 应 提 高 N 倍 ， 才能获得与其驱动一级门相同的延迟时间。 否则它的上升及下降时间都会下降N倍。
降到10%需要的时间。即：V0：90%~10%Vdd。
• 延迟时间td：输入电压变化到50%Vdd的时刻到
输出电压变化到50%Vdd时刻之间的时间差。
Vi Vo
电子科大微固学院专业课集成电路原理与设计课件第六章——考研专业全
王向展
2024年10月17日12时22分
18
集成电路原理与设计 2、威尔逊电流镜 – Wilson Current Mirror
通过电流负反馈提高输出电阻，是一种改进型电流镜。
Iout I DS 2 VGS 2 VGS1 I DS1
参考电流Ir恒定
VDS1 (VGS 3 VGS 2 )
VGS3Iout并趋于原稳定值，即Iout 受Vout影响减弱，输出电阻提高。
图6.7威尔逊电流镜
王向展
2024年10月17日12时22分
19
集成电路原理与设计
Rout
ro3
ro
2
1
ro3
gm
3
(13 ) gm1
1 gm2 ro2
rds1
gm
3
ro
集成电路原理与设计
第六章 MOS模拟集成电路
§ 6.1 MOS模拟集成电路基础 6.1.1 MOS模拟集成电路中的元件
§ 6.2 MOS模拟IC子电路 6.2.1 电流源与电流沉 6.2.2 电流镜和电流放大器 6.2.3 基准源 6.2.4 MOS差分放大器 6.2.5 反相放大器 6.2.6 输出级
VDD
R2 R1 R2
VREF对VDD的灵敏度：
VREF
S
VREF
VREF
VREF VDD
1
VDD
VDD VDD
VDD VREF
（a）电阻分压器
（b）有源器件分压器
图6.9 简单分压器
王向展
2024年10月17日12时22分
24
集成电路原理与设计
2、pn结基准电压源 （1）简单的pn结基准源
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n+ S
n+ D
P_SUB
非饱和区 (VGS>VTH, VDS< VGS-VTH)
非饱和区： 沟道形成，相当于D、S连通， CGD=CGS ≈(1/2) CoxWL CGB=0
2018/9/25
MOSFET栅极电容(cont.)
Gate
CGSO CGC CGDO
n+ S
n+ D
CMOS逻辑门传输延迟举例
FO=1
反向器
2输入与非门
2输入或非门
2018/9/25
各种CMOS门电路的传输延迟
N输入逻辑门
自身延迟时间：
LE倍
反向器
反向器为0, n输入逻辑门为n0
0.75CinvR0
后级负载延迟时间： 0.75CinvR0: FO=1时，反向器的延迟时间 f: Fan out LE: Logical Effort
半导体 集成电路
学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期
2018/9/25
CMOS静态组合门电 路的延迟（速度）
2018/9/25
延迟时间实测方法
2018/9/25
本节内容
延迟时间的估算方法 负载电容的估算 传输延迟时间估算举例 缓冲器最优化设计
CSB
B
CDB
Vin
Vout
2018/9/25
2018/9/25
MOSFET交叠电容
Gate
CGSO CGC CGDO
CGDO
n+ S
n+ D
P_SUB
CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定
2CGDO
栅漏密勒 电容
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负载电容的估算（cont.)
自身电容
因此，自身电容为： Cself=CDBn+2CGDOn+CDBp+2CGDOp CDBp
Vout
连线电容
短线可忽略，长线需考虑 深亚微米级后，连线电容 变得不可忽略
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2CGDO
CDBn
CMOS逻辑门传输延迟举例
忽略连线电容 忽略中间 漏极电容
反相器
2输入与非门
2输入与非门
*等效电阻相同： *输入电容相同： 电容比反相器大4/3倍。 电阻比反相器大4/3倍。
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=162pS
+ (9f+40.5f) 4kW /3 + (27f+160f) 4kW /9}
tpHL=0.69τ=112pS
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缓冲器速度最优化设计
WP=16mm WP=2mm WP=4mm WP=8mm
Wn=1mm W =2mm n Wn=4mm W =8mm n WP=32mm C=160fF
在改善了本级电路延迟时间的同时 加大了本身的栅极电容
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缓冲器速度最优化设计
WP=2mm Wn=1mm WP=6mm
WP=18mm
C=160fF
Wn=3mm
Wn=9mm
CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm
τ=0.75 {(3f+13.5f) 4kW
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一、延迟时间的估算方法
反相器的延迟
Vin
Vout
RN
tPLH Vin=0
tPHL Vin=VDD
t / 1
Vout (1 e
t / 2
Vout e )V等效电阻 DD
VDD
负载电容 设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应
t PLH (ln 2)1 (ln 2) RPCL 0.69RPCL tPHL (ln 2) 2 (ln 2) RN CL 0.69RN CL
R0约8K欧
等效（平均）电阻一般取0.75R0
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负载电容的估算
CG Cself Cwire Cfanout CG CG Cload=Cself+Cwire+Cfanout
总负载 电容
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自身电 容
连线电 容
扇出电 容
负载电容的估算（cont.)
扇出电容
Cfanout＝∑CG CG＝CGn+CGp
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CMOS与非门的延迟
一般只关注 最坏的情况 •1个PMOS导通时，tPLH ~ 0.69CLRP •2个PMOS导通时，tPLH ~ 0.69CL× (RP/2) •2个NMOS导通时，tPHL ~ 0.69CL× 2RN
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等效电阻的估算
VDD VDD
R0
L: 0.25um W: 0.5um
τ=0.75R0C
=0.75R0CSelf+0.75R0CL =0.75 (3 1fF) 4kW+ 0.75 160fF 4kW =500pS t =0.69τ=345pS
pHL
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约为3M
缓冲器速度最优化设计
WP=2mm
Wn=1mm C=160fF
τ=0.75R0C
减小 减小 R0 加大反相器 管子的宽长比
P_SUB 饱和区 (VGS>VTH, VDS> VGS-VTH)
饱和区： 漏端沟道夹断，CGB=0， CGD=0
CGS≈(2/3) CoxWL
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负载电容的估算（cont.)
自身电容
RS
G
CGS RG C GD CGB RD D
CGS、CSB、CGB与输出端D无关 S 只有扩散电容CDB和CGD 设输入为阶跃信号，则Vout从0上 升(或从VDD下降）到0.5VDD时， 晶体管（对于短沟道晶体管）处 于截止或饱和态，因此CGD只剩 交叠电容。
Wn=16mm
CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm
τ=0.75 {(3f+9f) 4kW
+ (6f+18f) 4kW /2 + (12f+36f) 4kW /4 + (24f+72f) 4kW /8 + (48f+160f) 4kW /16 =183pS t =0.69τ=126pS
反向器
输入信号数
2018/9/25
传输延迟时间的估算：8输入AND
当FO=1时， 哪一种逻辑组合速度更快?
输入信号数 反向器
2018/9/25
缓冲器速度最优化设计
WP=2mm
CL=160fF Wn=1mm
忽略连线电容
tpHL
CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm
CGp
Vin Vout
CGn
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MOSFET栅极电容(cont.)
GateCGSO Fra bibliotekGC CGDO
n+ S
n+ D
P_SUB 截止 (VGS<VTH)
截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL
2018/9/25
MOSFET栅极电容(cont.)
Gate