数字电子钟设计报告

数字电子钟
一．摘要
数字电子钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。

它的计时周期为24小时，显示满刻度为23时59分59秒。

因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路和振荡器组成。

主电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。

秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计时器，可实现对一天24小时的累计。

译码显示电路将“时”、“分”、“秒”计数器的输出状态用七段显示译码器译码，通过七段显示器显示出来。

校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整。

采用74160，74393实现24进制和60进制，从而实现计数功能。

目录
一．正文 (3)
1.1系统设计 (3)
1.11设计原理（数字电子钟结构框图）： (3)
1.12石英晶体振荡器 (3)
1.2单元电路设计 (4)
1.21时、分、秒计数器的设计： (4)
1.2.1.1 元器件的选择：74LS160 同步十进制计数器、与非门 (4)
1.2.1.2 二十四进制计数器电路图 (5)
1.2.1.3 六十进制计数器电路图 (6)
1.2.1.4 秒脉冲谐振电路： (6)
1．3系统的测试 (8)
1.3.1 N进制级联 (8)
1.3.2分频器电路 (8)
1.3.3.调校电路 (9)
1.4 总结 (10)
参考文献 (10)
附录 (11)
1.元器件的明细表 (12)
一．正文
1.1系统设计
1.11设计原理（数字电子钟结构框图）：
数字电子钟是一个典型的数字电路系统，其由直流稳压电源，秒脉冲发生器，时、分、秒计数器以及校时和显示电路组成结构框图如下：
图表 1
1.12石英晶体振荡器：石英晶体振荡器的特点是振荡频率准确，电路结
构简单，频率易调节。

给数字钟提供一个频率稳定准确的32768Hz的方波信号, 可保证数字钟的走时准确及稳定.
图2是工作于并联谐振状态的CMOS门电路振荡器，晶体等效一个电感（晶体工作于串联谐振频率与并联谐振频率之间时，晶体呈电感性）与外接的电容构成三点式LC振荡器，通过外接的电容可对频率进行微调
图表2
1.2单元电路设计
1.21时、分、秒计数器的设计：
1.2.1.1 元器件的选择：74LS160 同步十进制计数器、与非门
（1）74160的管脚如图表3所示，其中VCC为电源，GND为接地端，CLR’为异步置数端，CLK为时钟控制端，而且是上升沿有效，RCO为进位输出端，ENP和GND是计数使能端，A、B、C、D为预置数据输入端，QA、QB、QC、QD是输出端，
图表3 集成同步十进制计数器
1.2.1.2 二十四进制计数器电路图
（图中右边为高位，左边为低位。

）
工作原理：利用计数器的计数功能：当LOAD=ENT=CLR’=ENP=1时，CLK 端输入计数脉冲时计数器就开始进行8421BCD码的规律进行十进制加法计数了。

开始用两片级联实现一百进制计数，当低位片计数到4，同时高位片计数到2时，用一个与非门使两芯片同时清零。

计数器开始另一轮新的计数，同时实现了24进制计数。

1.2.1.3 六十进制计数器电路图
（图中右边为高位，左边为低位。

）
工作原理：利用计数器的计数功能：当1CKA端输入计数脉冲时计数器就开始进行计数了，当1QD,1QB用一个与非门连接时，输出接到1CLR就会按8421BCD 码的规律进行十进制加法计数了。

同理，当2QB,2QC用一个与非门连接时，输出接到2CLR就会按8421BCD码的规律进行六进制加法器，当低位片计数到9，同时高位片计数到6时，用一个与非门使芯片同时清零。

计数器开始另一轮新的计数，同时实现了60进制计数。

1.2.1.4 秒脉冲谐振电路：
秒脉冲产生电路由555定时器和外接元件R1、R2、C构成多谐振荡器。

改变电阻或电容可以调整振荡器输出信号的频率。

输出脉冲的频率经过计算得到：f≈1 Hz，即1秒。

其电路结构图如图表4所示：
图4秒脉冲产生电路
由图4可知所示为由CB555构成的多谐振器电路，R1、R2和C和是外接定时元件。

电路的工作波形如图所示。

图5用555芯片做成的秒脉冲发生器
由电路和工作波形可知，接通电源瞬间，TH和TR端的电们Uc=0，基本RS 触发器的R=0，S=1，触发器置1输出OUT（U0）为高电平，MOS管截止，电源经R1、R2对C充电，Uc逐渐升高。

当 Uc>1\3Vdd时，比较器A输出，即RS触发器的R端跳变为高电平，比较器B输出，即RS触发器的S端跳变为低电平，使RS触发器置0，输出OUT（U0）变为低电平，MOS管导通，电容C通过R2及MOS 管放电，Uc下降。

当 Uc<2\3Vdd时，比较器B的输出使RS触发器S端跳变为为高电平，比较器A的输出使RS触发器的R 跳变为低电平，输出OUT（Uc）再次跳变到电平，MOS管截止，C再次充电，……如此周而复始，输出端就得到了矩形脉冲序列，
多谐振器有两个暂稳态，电路的特性参数计算如下：
Tw1=t1ln(uc(∞)-uc(0+))/(uc(∞)-uc(tw1))
=t1ln(VDD-1/3VDD)/VDD-2/3VDD
式中t1=(R1+R2)C
Tw2=t2ln(Uc(∞)-Uc(0+))/(Uc(∞)-Uc(tw2))
=t2ln((0-2/3VDD)/(0-1/3VDD))
式中t2=0.7R2C
振荡周期T=Tw1+Tw2≈0.7(R1+2R2)C
振荡频率 f=1/T=1.43/(R1+2R2)C
令R1=443ohm ，R2=1K，则C≈1mf.
图5用555芯片做成的秒脉冲发生器的波形图
1．3系统的测试
1.3.1 N进制级联
工作原理：用设计好的六十进制和二十四进制级联就可以显示时、分、秒的计数了。

把秒计数器的2QB、2QC用与门接起来送到分计数器的时钟信号端，与此同时，也把分计数器的2QB、2QC用与门连接起来送到时计数器的的时钟信号端。

这样就可以实现数字电子钟的功能了。

1.3.2分频器电路
通常，数字电子钟的晶体振荡器输出频率较高，为了得到1 Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。

例如，将32768Ｈz的振荡信号分频为１Ｈz 的分频倍数为32768（215），即实现该分频功能的计数器相当于15极2进制计数器。

常用的2进制计数器有74HC393等。

本实验设计中采用CD4060来构成分频电路。

CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

CD4060计数为14级２进制计数器，可以将32768Ｈz的信号分频为２Ｈz，其内部框图如图3-3所示，管脚图如图1-4所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接
实现振荡和分频的功能。

图3-1 CD4046内部框图图3-2 CD4046管脚图1.3.3.调校电路
为了保证时间的准确,数字钟应具有分校正功能和时校正功能，因此，应截断分个位和十个位的直接计数的通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。

如图所示的电路中，开关下面的引出端与校正信号相连，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，这时校时电路处于校时状态。

当校时电路处于正常计时状态时，开关一定要与地端相连接，否则不能正常计时。

其电路如总电路图所示。

总结
在这次设计数字电子钟过程中，我们在EWB软件中用74160和74393实现24、60进制，并且用CB555定时器构成多谐振荡器，实现其妙脉冲功能。

用74290同样可以实现，重要的是我们要掌握每片芯片的引脚与功能，这样才能实现我们想要的几进制。

例如，由74160芯片的引脚可知，QA、QB、QC、QD是芯片引脚的输出端，A、B、C、D为芯片引脚的输入端，RCO是芯片的输出，ENP、ENT是芯片引脚的计数使能端，LOAD是芯片的同步置数端。

CLR是芯片的异步置零端，CLK是芯片的时钟信号输入端。

在实验中，我用两块74160的芯片实现24进制，用一块74393的芯片实现了60进制。

只要我们了解了它们的功能以及它们的应用，我们就可以实现任何的进制。

用CB555定时器构成了多谐振荡器来实现妙脉冲信号。

通过整个电路设计与制作的整个过程，掌握了对电子钟的设计、组装与调试方法。

熟悉了CMOS系列中、小规模集成电路的使用。

总的来说，电子钟的课程设计有利于培养我们对电子设计的兴趣，是一次很好的理论与实践的结合。

参考文献
邱丽芳.2008.7 数字电子技术. 科学出版社
路而红.2005.5虚拟电子实验室.人明邮电出版社
电气工程系.2008.3电气技术实验实训指导书（数电部分）电子信息技术教研室
附录
1.元器件的明细表。