实验四序列检测器的设计

实验四序列检测器的设计
一、实验目的：
1、掌握序列检测器的工作原理；
2、学会用状态机进行数字系统设计；
二、实验仪器：
PC机一台。

三、实验原理与内容：
1、序列检测器的基本工作过程：
序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。

当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测。

方框图如下：
2、状态机的基本设计思想：
在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。

同时，状态机的设计方法也是数字系统中一种最常用的设计方法。

一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。

在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。

米立机的输出则是当前状态值、当前输出值和当前输入值的函数。

本实验要从一串二进制码中检测出一个已预置的8 位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。

其过程如下：
注意：此图作为参考，检测不同的二进制码其过程不同！
3、实验内容：
写出状态机的源程序，编译后进行仿真，看结果是否正确。

四、实验步骤：
1、充分理解状态机的工作原理，画出状态转换图；
2、写出源程序，按顺序进行处理；
3、检查结果是否正确。

五、实验程序：
--MEAL Y.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY MEAL Y IS
PORT(CLK,DATAIN,RESET:IN STD_LOGIC;
DATAOUT : OUT STD_LOGIC);
END ENTITY MEAL Y;
ARCHITECTURE ART OF MEAL Y IS
TYPE STATE_TYPE IS (s0,S1,S2,S3,S4,S5,S6,S7,S8);
SIGNAL STATE : STA TE_TYPE;
BEGIN
STA TE_PROCESS: PROCESS(CLK,RESET)
BEGIN
if CLK'EVENT AND CLK ='1' THEN
CASE STATE IS
WHEN S0=>IF DATAIN='1' THEN
STATE<=S1;
ELSE STA TE<=S0;
END IF;
WHEN S1=>IF DATAIN='0' THEN
STATE<=S2;
ELSE STA TE<=S1;
END IF;
WHEN S2=>IF DA TAIN='0' THEN
STATE<=S3;
ELSE STA TE<=S1;
END IF;
WHEN S3=> IF DA TAIN='0' THEN
STATE<=S4;
ELSE STA TE<=S1;
END IF;
WHEN S4=> IF DA TAIN='1' THEN
STA TE<=S5;
ELSE STA TE<=S0;
END IF;
WHEN S5=>IF DATAIN='1' THEN
STA TE<=S6;
ELSE STA TE<=S2;
END IF;
WHEN S6=>IF DATAIN='1' THEN
STATE<=S7;
ELSE STA TE<=S2;
END IF;
WHEN S7=>IF DATAIN='0' THEN
STA TE<=S8;
DA TAOUT<='1';
ELSE STA TE<=S1;
END IF;
WHEN S8=>IF DATAIN='0' THEN
STATE<=S0;
ELSE STA TE<=S0;
END IF;
END CASE;
END IF;
END PROCESS STA TE_PROCESS;
END ARCHITECTURE ART;
六、仿真波形：。