第5讲、8086_8088微处理器引脚功能、总线结构和时序

第五讲8086/8088微处理器引脚功能
、总线结构和时序
第一节、8086/8088引脚信号和功能
第二节、8086/8088最小模式和最大模式
第三节、8086/8088主要操作
第四节、8086存储器的分体结构
第一节8086/8088引脚信号和功能
一、8086/8088的两种工作模式
二、8086/8088引脚信号和功能
一、8086/8088的两种工作模式
8086/8088CPU有两种模式：最小模式和最大模式。

y最小模式
系统中只有8086/8088一个微处理器(单处理器模式)。

所有的总线控制信号都直接由8086/8088产生。

总线控制逻辑电路被减少到最小。

适合于较小规模的系统。

y最大模式
包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。

适合于中等规模或大型的8086/8088系统中。

系统的控制总线由总线控制器8288来提供：
¾8288增强了8088CPU总线的驱动能力；
¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。

最小模式与最大模式的主要区别
8086/8088外部引脚图（括号内为最大模式时引脚名）
8088
地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地
Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RD
HOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESET
Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RD
HOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET
8086
Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RD
HOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET
8086
（1）地址/数据复用引脚(AD
15
~AD0 )是分时复用
①在总线周期
来输出要访问的存储器地址或
口地址A
15
~A
②在总线周期的其他时间内，
作为双向数据总线：
对8086就是
（对8088
地
AD14
AD13
Vcc(5V)
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD
HOLD (RQ/GT0)
HLDA (RQ/GT1)
WR (LOCK)
M/IO (S2)
DT/R ( S1 )
DEN (S0 )
ALE (QS0)
INTA (QS1)
TEST
READY
RESET
8
8
6
1.两种模式下公共引脚
(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。

①在总线周期
来输出要访问的存储器地址的高
位A
19
~A16；
②在总线周期的其他时间内，输出CPU的状态信息。

地
AD14
AD13
Vcc(5V)
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD
HOLD (RQ/GT0)
HLDA (RQ/GT1)
WR (LOCK)
M/IO (S2)
DT/R ( S1 )
DEN (S0 )
ALE (QS0)
INTA (QS1)
TEST
READY
RESET
8
8
6
（3）控制总线
①BHE/S
—34脚*，对8086，高8位数据总线允许/状态信
7
号，输出，三态，也是
在总线周期
如输出高电平，表示只使用低
在总线周期的其他
BHE
* 说明：此
BHE与
（3）控制总线
②RD读控制引脚（32脚，输出，低电平有效），表示CPU正在读存储器或
口输入；
地
AD14
AD13
Vcc(5V)
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD
HOLD (RQ/GT0)
HLDA (RQ/GT1)
WR (LOCK)
M/IO (S2)
DT/R ( S1 )
DEN (S0 )
ALE (QS0)
INTA (QS1)
TEST
READY
RESET
8
8
6
（3）控制总线
③READY准备好信号（22脚，输入），是由所访问的存储器或I/O设备发来的响应信号，高电平表示数据已经准备就绪，马上可以进行一次数据传送。

CPU在总线周期T
，对READY进行采样；
3
如果READY为低电平，则会继续插入等待状态T W，在T W状态，CPU继续对READY信号进行采样，直到READY信号有效为止（即转为高电平）；
等待状态的插入延长了总线周期，不过，为了保证CPU与存储器和I/O之间传送数据的配合，这是必须的。

（3）控制总线地
AD14
AD13
Vcc(5V)
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD
HOLD (RQ/GT0)
HLDA (RQ/GT1)
WR (LOCK)
M/IO (S2)
DT/R ( S1 )
DEN (S0 )
ALE (QS0)
INTA (QS1)
TEST
READY
RESET
8
8
6
④TEST测试信号（23脚，输入），当CPU执行WAIT指令时，每隔
此引脚测试一次，是高电平时，CPU
等到出现低电平，
开始执行下一条指令。

（3）控制总线
⑤INTR中断请求（18脚，输入），是可屏蔽中断请求信号，当此引脚为高电平时，表示外设提出了中断请求。

（INTR：interrupt request）
CPU在每一条指令的最后一个时钟周期对INTR 引脚进行测试，若为高电平，而且中断允许标志IF ＝1，则在该指令执行完毕后，响应中断请求。

⑥NMI非屏蔽中断请求（17脚，输入，上升沿触发），当该引脚输入一个由低电平变高电平的信号时，CPU会在执行完当前指令后，响应中断请求。

不受IF影响，不能用指令加以屏蔽。

(NMI：nonmaskable interrupt)
（3）控制总线
⑦RESET复位信号（21脚，输入），高电平持续4个时钟周期以上有效。

复位信号有效后，FR、IP、DS、SS、ES和指令队列清零，（CS）=FFFFH。

RESET变为低电平时，CPU从FFFF0H开始执行程序。

（3）控制总线
⑧
该引脚接高电平时，表示式；
该引脚接地时，表示
⑨. 电源、时钟和接地引脚8088
第二节、8086/8088最小模式和最大模式
2、最小工作方式引脚
当MN/MX
于最小工作方式，整个系统只有一片
线控制信号都由该
①INTA
对外设的中断请求的回答信号，是位于两个连续
总线周期
一个负脉冲通知外围设备的接口，它发出的中断请求已经得到允许；第二个负脉冲，外设将中断类型码送往数据总线。

2、最小工作方式引脚
②
CPU在每个总线周期
高电平表示当前地址
地址信息；
利用它的下降沿把地址信号和8282地址锁存器
2、最小工作方式引脚
③
表示CPU
数据收发器
在访问存储器和
在
2、最小工作方式
④
在系统使用
的传送方向。

此引脚为高电平时，则
此引脚为低电平时，
在
2、最小工作方式
⑤
输出，三态）
高电平表示访问
通常该引脚接至存储器或接口芯片的片选当DMA
反）
⑥
电平时，表示
在写周期，
在
2、最小工作方式
⑦HOLD总线保持请求信号（31脚，输入），是系统中其他总线主控部件向CPU发出的请求占用总线的申请信号。

⑧HLDA总线保持响应信号（30脚，输出），是CPU对请求占用总线使用权的响应信号。

2、最小工作方式
HOLD和HLDA是一对应答信号。

当系统中某一总线主控部件要求占用总线时，向CPU的HOLD引脚发出一个高电平的请求信号；如果CPU允许，就在当前总线周期的T
状态，从HLDA引脚上发出一
4
个高电平的应答信号，同时，使具有三态功能的地址/数据总线和控制总线处于浮空。

总线请求部件收到HLDA后，获得总线控制权。

此时，HOLD和HLDA保持高电平；
当用完总线后，HOLD变为低电平，CPU再度获得总线控制权。

2、最小工作方式
对
DT/R
的操作，
最小工作方式引脚列表
最小方式的典型结构
8282——地址锁存器
CLK READY RESET MN/MX M/IO RD WR
INTA BHE
8086CPU
BHE 8282+5V
HOLD
HLDA Vcc GND INTR NMI TEST
8282——地址锁存器
在CPU与存储器或I/O设备交换信息时，CPU必须首先发送存储器和I/O端口的地址，然后才能传送数据。

由于8086/8088CPU地址线与数据线是分时复用的，所以在数据占有总线以前，必须先将总线上的地址码用地址锁存器暂存起来。

所谓地址锁存器就是一个暂存器，根据CPU控制信息的状态，将总线上的地址码暂存起来。

这样在读写总线周期由地址锁存器提供地址信号。

8282——地址锁存器
8086/8088
8282
的8位锁存器，共
选通信号
足建立时间要求的输入数据被锁入锁存器中。

保持
驱动
当
8286—双向数据收发器
在8086/8088组成的系统中，由于地址线/数据线是分时复用的，所以地址锁存是必不可少的，而CPU进行读写数据操作时，它不可能再发送地址，所以数据锁存则不是必须的。

存储器与I/O的数据线可以直接与CPU的数据线相连的。

但CPU的负载能力有限，一般使用总线驱动器增加处理器带负载能力。

由于数据在CPU与存储器和I/O接口之间的传送是双向的，所以要求总线驱动器是双向的，所以，又被称为双向数据收发器。

8286—双向数据收发器
8286
器，引脚
T为高电平，由
B端；
T为低电平，则由
至A端。

OE
送入相应的总线上去的输入控制信号。

当
否则，
第三节8088 在最小模式下的时序
1、工作时序
2、8086/8088CPU的操作和时序
1. 工作时序
y时序：各个命令信号必须以严格的时间先后顺序出现，这种严格的时间上的先后顺序就称为时
序。

y时钟周期：CPU的基本时间计量单位，它由计算机的主频决定。

一个时钟周期又叫一个“T状态”。

y总线周期：CPU通过系统总线对存储器或I/O接口进行一次访问所需的时间。

y指令周期：一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕所用的时间。

一个总线周期至少包括 4 个时钟周期。

w T 4T 1T 2T 3T 1T 2T 3T 4T I
T I T I T 1T 2T 3T w T w T 4T I T 1
T N N
在两个总线周期之间执行空闲周期
P
P
w T 状态用来等待内存或I/O接口的响应
（1）T 1状态：CPU 向地址/状态和地址/数据多路复用总线上发出地址信号，指出要寻址的存储单元或I/O 端口地址。

（2）T 2状态：CPU 从总线上撤消地址，为传输数据作准备。

总线的高4位用来输出本总线周期的状态信息。

（3）T 3状态：多路复用总线的高4位继续提供状态信息，多路总线的低16位上出现由CPU 输出的数据或CPU 从存储器或I/O 接口输入的数据。

（4）T 4状态：总线周期结束。

（5）T w 等待状态（6）T 1空闲状态
2、8086/8088CPU的操作和时序
8086/8088微机系统的主要操作：
y▲总线操作（I/O读、I/O写、存储器读、存储器写）; y系统的复位与启动操作；
y中断操作。

1) 8086CPU在最小模式下的总线读操作时序
高阻
T1：输出地址；T2：总线转向；T3:存储器/IO访问；T4:结束
2) 8086CPU
在
最
小
模
式
下
的
总
线
写
操
作
时
序
T1：输出地址；T2：总线转向；T3:存储器/IO访问；T4:结束
3) 总线操作实例：读存储器
假设( DS )=3000H, (BX)=500CH, (3500CH)=9AH，
执行MOV AL, [ BX ]
注：
到内存中取该指令，需要一个从存储器读的操作。

取出后，执行该指令，包含一个从存储器读操作。

此处只讨论该指令从存储器取出后，执行该指令的存储器读操作。

4）复位时序外部
复位后各寄存器的状态
寄存器状态寄存器状态寄存器状态FR0000H IP0000H CS0FFFFH DS0000H SS0000H ES0000H 指令队列空IF0000H
第四节、8086存储器的分体结构
8088 CPU 由于只有8位数据线,地址顺序排列。

对准字：字的地址是偶数地址时, 即从偶数地址开始的一个字;非对准字：字的地址是奇数地址时, 即从奇数地址开始的一个字.
A 0 =0
被选通
BHE=0
被选通
（A 0=0 且BHE=0，两库同时被选中）
和A
信号的组合
与对应的操作
A
操作所用数据引脚
00从偶地址开始读/写一个字AD
15~AD
8
10从偶地址单元或端口读/写一个字节AD
7~AD
01从奇地址单元或端口读/写一个字节AD
15~AD
8
①01
②10从奇地址开始读/写一个字,分两个总线周期实现:
第一个总线周期，做奇地址字节读/写
第二个总线周期，做偶地址字节读/写
AD
15
~AD
8
AD
7
~AD
BHE BHE
8086/8088引脚信号定义汇总表（1）
AD15~AD
A19/S6
BHE/S
MN/MX
RD
TEST
READY
RESET
NMI
INTR
CLK
VCC
GND
8086/8088引脚信号定义汇总表（2）
HOLD
HLDA
WR
M/IO
DT/R
DEN
ALE
INTA
8086/8088引脚信号定义汇总表（3）GT
RQ/1
LOCK
S、1S、
2
QS1、QS
附录：8086/8088系统中用到的主要功能芯片 驱动器( 缓冲器) 用于增强总线的负载能力。

普通驱动器
三态驱动器
1、单向三态驱动器
A3~A0
A7~A4
含两个
2、双向三态驱动器74LS 245
Y7~Y0
A7~A0
功能表
G DIR 3A7~A0。