毕业设计CMOS运算放大器版图设计

摘要
集成电路掩膜版图设计是实现电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是不是正确，而且也会极大程度地阻碍集成电路的性能、本钱与功耗。

本文依据大体CMOS集成运算放大电路的设计指标及电路特点，绘制了大体电路图，通过Spectre进行仿真分析，得出性能指标与格元器件参数之间的关系，据此设计出各元件的版图几何尺寸和工艺参数，成立出从性能指标到版图设计的优化途径。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一进程，最终取得优化设计方案。

最后依照参数尺寸等完成了放大器的版图设计和版图的DRC、LVS验证。

关键词：集成电路，运算放大器，版图设计，仿真
ABSTRACT
Integrated circuit layout design is an essential design part to realize circuit mask manufacturing, it is not only related to the integrated circuit to function correctly, but also can greatly affect the performance of the integrated circuit, the cost and the power consumption.Based on the basic CMOS integrated operational amplifier circuit characteristic and design target, we have rendered the basic circuit diagram, and simulation by Spectre, the simulated results are derived parameters and their relationship between determining factors, thereby defining a line with the design target domain size and processing parameters, finally we builded an optimization from the performance index to layout design .Operational amplifier IC layout design, is the design model of analog integrated circuit layout . Here we used Spectre to design draft which should be simulated, then modified which do not comply with the design goals of the parameters , repeat the process, and finally get the optimization design scheme. Finally, according to the parameters such as size finished the amplifier layout design and the DRC, LVS verification.
KET WORDS: Integrated circuit, Operational amplifier, layout design, Simulation
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目录
前言 (5)
第1章绪论 (6)
1.1 课题背景 (6)
1.1.1 研究背景 (6)
(7)
1.2 电路设计流程 (8)
1.3 要紧工作和任务分派 (10)
(10)
1.3.2 任务分派 (10)
第2章版图基础知识 (11)
2.1 版图的设计简介 (11)
2.1.1 版图的概念 (11)
2.1.2 版图中层的意义 (11)
2.2 CMOS工艺技术 (14)
(14)
2.2.2 CMOS工艺的一些要紧步骤 (15)
2.2.3 CMOS制造工艺的大体流程 (16)
2.3 设计规那么 (18)
2.4 MOS集成运放的版图设计 (22)
第3章CMOS运算放大器简介 (23)
3.1 概述 (23)
(24)
3.3 两级运算放大器原理简单分析 (24)
第4章CMOS运算放大器的仿真 (27)
4.1 概述 (27)
4.2 MOS运算放大器技术指标总表 (27)
(29)
4.3.1 DC分析 (29)
(30)
4.3.3 测量输出电压范围 (31)
4.3.4 测量增益与相位裕度 (33)
4.3.5 电源电压抑制比测试 (34)
4.3.6 运放转换速度和成立时刻分析 (36)
4.3.7 CMRR的频率响应测量 (38)
第5章算放大器版图设计 (40)
5.1 Cadence利用说明 (40)
5.2 版图设计 (42)
5.3 CMOS运放版图 (43)
第6章总结 (44)
参考文献 (44)
致谢词 (45)
外文资料原文 (45)
外文资料译文 (46)
前言
集成电路(Integrated Circuit)是把大量有源和无源器件及它们之间的互连线路集成在一路,形成一个具体的功能模块。

集成电路的显现和迅速进展，完全改变了人类文明和人们的日常生活。

集成电路电子电路，但它不同于数以万计的一样意义上的电子电路集成在一个微型芯片的晶体管，电阻，电容和电感等电子元件，这是一个奇异的设计和制造方式，人类社会的进步，制造前所未有的奇迹，现实是奇迹集成电路版图设计。

相关于数字集成电路的规律性和离散性，运算机辅助设计方式学在给定所需功能行为描述的数字系统设计自动化方面已经超级成功。

但并非适用于模拟电路设计。

一样来讲，模拟电路设计仍然需要手工进行。

因此，认真研究模拟电路的设计进程，熟悉那些提高设计效率、增加设计成功机遇的原那么是超级必要的。

模拟集成电路的设计流程能够分为前段设计和后端设计两大部份。

前段设计包括电路的设计、原理图输入和电路仿真；后端设计（又称为物理设计）包括版图的绘制与验证。

依照参数要求设计好电路后，在设计环境中输入原理图并对设计的电路进行仿真，也确实是对电路结构、元件尺寸的设计、负载估量及布局前电路的模拟。

对电路的分析要紧包括直流分析、瞬态分析、交流分析、噪声分析、模拟参数分析、温度分析等。

后端绘制的版图后第一要通过版图验证，版图验证包括设计规那么验证、电气规那么检查、版图与电路原理图对照验证。

运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部份。

不同层次的复杂的运算放大器是用来实现多种功能的：高速放大或过滤的直流偏置。

每一代 CMOS技术，由于供给减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。

本文依据大体CMOS集成运算放大电路的设计指标及电路特点，绘制大体电路图，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确信出符合设计指标所的版图几何尺寸和工艺参数。

利用Spectre对
设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一进程，最终取得优化设计方案。

最后依照参数尺寸等进行版图设计和验证。

第1章绪论
1.1 课题背景
研究背景
运算放大器（简称运放）是具有很高放大倍数的电路单元。

在实际地电路中，通常结合反馈网络一起组成某种功能模块。

由于初期应用于模拟运算机中，用以实现数字运算，故得名“运算放大器”。

运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部份。

不同层次的复杂的运算放大器是用来实现多种功能的：高速放大或过滤的直流偏置。

每一代 CMOS技术，由于供给减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。

咱们粗略地把运放概念为“高增益的差动放大器”。

所谓“高”，指的是对应用，
10。

由于运放一样用来实现一个反馈系统，其增益已足够了，通常增益范围在10~5
其开环增益的大笑依照闭环增益电路的精度要求来选取。

20年前，大多数的运放是各类应用的一个通用模块。

这些尽力试图制造一个“理想”的运算放大器，例如，高电压增益，高输入阻抗和低输出阻抗。

但是，却要捐躯本钱费用的其他性能如输出幅度，速度和功耗。

与次相反，今天的运放设计，放大器的设计从开始就熟悉到妥协之间的各类参数，如此一个妥协，最终将需要更多地考虑整体的设计，因此，咱们需要明白知足每一个人从适当的值的参数。

例如，若是高速度的要求，增益误差要求不高的选择电路结构应有利于前者，后者能够捐躯。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Cadence对设计初稿加以模拟，然后对不符合设计目标的参数加以修改并进行模拟，重复这一进程，最终取得优化设计方案，其关键在于寻觅目标与决定因素之间的关系。

研究内容
模拟集成电路设计进程能够分为俩大部份设计的前端和后端。

前段设计包括设计电路、输入原理图和仿真电路；后端设计（也能够叫物理设计）包括版绘制版图及其验证。

前段设计包括设计电路结构和输入原理图。

依照要求参数设计所需电路后，把原理图输入到设计环境中并对其进行电路仿真，也确实是对元件尺寸的设计、电路的结构、布局前电路及负载估量进行模拟。

在此进程中要求芯片的生产厂家提供出能够模拟库文件以便用于仿真。

分析电路要紧还包括瞬态分析、直流分析、交流分析、温度分析、模拟参数分析、噪声分析等。

若是仿真结果完全符合了设计的要求以后就能够够将电路提供给后端从而进行版图方面的设计。

后端中在绘制完成版图后最初要通过版图的一些验证，版图的验证包括版图与电路原理图的对照验证（LVS; Layout Versus Schematic）、电气规那么的检查（ERC; Electrical Rule Check）、设计规那么的验证（DRC; Design Rule Check）。

DRC验证是对电路的一些布局进行几何空间的验证从而保证厂家在工艺技术方面能够实现线路的连接；ERC验证用来检查电气连接中的一些错误，像电源和地是不是短路、器件是不是悬空等等所制定的一些电特性。

在设计的规那么检查中包括了ERC检查的规那么，一样来讲只需要LVS和后仿真能够通过，ERC都可不能有问题，因此ERC验证不常常显现，而厂家也就可不能提供出ERC的规那么文件。

LVS验证是把电路图与版图作一个拓扑关系的对照，从而检查出在布局前后元件值、衬底的类型是不是相符，电路连接的方式是不是维持一致。

版图中的一些寄生元件将对集成电路的某些性能产生严峻的阻碍。

因此必需要对从版图中提掏出来的网表（其中包括着寄生元件）进行仿真，此进程称为后仿真。

最后的模拟验证是将包括有寄生效应的整个电路加进输入信号。

通过了电气规那么的检查，设计规那么的检查，电路抽取的验证和后仿真，就能够够提交各芯片厂家试流片了。

在严格依照设计程序进行电路仿真并通过版图验证和后仿真以后，投片是不是成功，关键是看芯片制造厂了。

本论文要紧分析CMOS集成运算放大各个部份的要紧原理；完成对CMOS运
放的设计，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确信出符合设计指标所的版图几何尺寸和工艺参数，成立出从性能指标到版图设计的优化途径。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一进程，最终取得优化设计方案。

最后依照参数尺寸等进行版图设计和验证。

本设计采纳全制定模拟集成电路设计方式，严格依照模拟集成电路的正向设计流程，采纳上华0.6umCMOS双多晶双铝CMOS混合工艺设计规那么，全数设计进程在Cadence的设计平台上完成。

1.2 电路设计流程
一样完整的CMOS电路设计包括多个步骤，将它简要分为4步，如图1.1所示。

下面对每一步的工作进行简单的说明。

第一是确信设计目标。

依照目标的需求，和需要利用的电路工艺，决定具体的电路要求。

这些要求包括：增益、电源电压、功耗、带宽、电路面积、噪声、失真、输入输出动态范围等。

在那个地址设计者要对目标有清楚透彻的明白得，并可通过一些方式如建模等对目标的可实现性进行验证，从而使后续工作能够顺利的进行。

第二是构造电路并进行仿真。

通常也能够称现在期为电路设计。

可是，那个地址的“设计”只是整个电路设计流程中的一步。

那个地址要对电路的各个要紧性能进行仿真，对不符合要求的参数进行修改，并从头仿真。

重复这一进程。

使其最终能达到所需要的性能指标。

再次是版图的绘制。

所谓电路原理图是指器件符号与连线的抽象关系的表示，并非是实际中的电路连接，因此咱们必需将电路原理图转化为具有实际物理意义的版图，从而确信出电路各器件和连线的真实形状。

电路原理图中的器件符号被版图中的器件所代替，而原理图中的连线也用版图中的导线来表示，最终电路的形状就被版图的形状所代替了。

因此也能够这么说，所见的版图确实是需要的电路，最终
将版图提交给生产厂家。

版图完成以后，把数据交给晶片制造厂进行生产，一样需要通过6至8周的时刻，厂家会制造好电路，将芯片返回给设计者。

最后是对完成的芯片进行一些测试。

在管壳或测试PCB板上封装上芯片，利用测试仪器，通过设计外围电路进行测试，取得所设计电路的测试结果进行对照。

图1.1 模拟集成电路设计流程
在通过“确信目标——电路仿真——版图制作——流片测试”这4个步骤后，才能算完成了全数的电路设计流程。

将最后的测试结果和最初的电路指标进行比较，总结电路设计的结果。

从而为下一次的电路设计做预备。

1.3 要紧工作和任务分派
要紧工作
（1）搜集CMOS运算放大器和模拟集成电路版图设计的相关资料。

（2）分析CMOS运算放大器电路的组成和大体原理并对其相关电路进行挑选。

（3）学习有关参考书籍，把握有关设计、计算方式。

（4）方案论证与比较。

（5）电路的单元设计
（6）对电路进行仿真和参数分析
（7）版图设计与优化。

（8）DRC验证及修改仿真。

（9）设计总结。

任务分派
（1）第3周：资料搜集及整理。

（2）第4周：设计大体原理图，并提交毕业设计开题报告。

（3）第5周~第8周：对设计的电路进行版图设计。

（4）第9周~第14周：依照从版图中提取的参数，进行软件仿真。

将仿真结果与设计参数进行比较，如不知足设计指标要求，那么修改版图，再提取参数、仿真对照，明白知足需要为止。

（5）第15周~第16周：撰写设计报告，提交符合标准的设计报告。

（6）第17周：答辩。

1.4 小结
本末节要紧介绍了CMOS运放的研究背景和研究内容，还介绍了模拟集成电路设计的大体流程。

使咱们对设计模拟集成电路有了初步的了解。

最后指出了本次设计要紧工作和要紧内容。

第2章版图基础知识
2.1 版图的设计简介
版图的概念
版图：确实是依照规那么画好器件，合理的摆放器件，再用金属线适当的连接。

不同的颜色图案表示不同的层次，工艺厂商依照图纸制造掩膜版，掩膜版的层数设计工艺步数和本钱。

不同的颜色图案层叠起来，从平面图上反映着立体的存在。

版图中层的意义
为了更好的明白得版图的概念，那个地址介绍MOS管。

如图2.1的PMOS管，左侧是电路原理图中的符号，右边是物理结构图。

在PMOS管结构图中，包括了P 衬底、N阱、P+有源区、栅极下氧化层、多晶硅栅和引出的G、D、S、B各级的接触孔。

事实上，它们是一层一层从下到上叠在一路的。

因此，一个MOS管包括了多层结构。

图2.1 PMOS符号和物理构造
制作MOS管的进程也是依照顺序从下到上依次进行的。

换句话说，起初只有一层硅片；然后把N阱制作在P衬底上，这就形成了第二层；把有源区注入N阱中，这就形成了第三层；而作为栅极下的氧化层，要在有源区上产生一层氧化物，这就形成了第四层；在氧化层上增加多晶硅栅，这就形成了第五层；最后把接触孔打在MOS管各级上，通过金属，使MOS管能和其他电路器件相连接，这就形成了第六层。

而在MOS管的每一层的制作中又包括假设干个步骤。

事实上，除那个地址提到的这六层外，为了保证制作的靠得住性还会适当加入其他物质层。

一个电路的制作需要利用多项工艺，执行许多个步骤。

那个地址咱们只要明白集成电路是分层制造，器件具有多层的结构。

由于集成电路是按层制作出来的，而版图是表示电路实际构造的，也就需要不同的层来表示器件、电路的结构和连接。

这些层是和实际电路的物理层相对应。

表2-1列出了版图中常见层的名称和它的含义。

不同的工艺利用的层数不同，但都会包括制作NMOS管和PMOS管需要的各层，和连接用的金属层。

表2-1 版图中层的概念
PAD 标明PAD范围的冗余层
ESD 标明ESD电路范围的冗余层
2.2 CMOS工艺技术
概述
因为对电路性能的许多限制均与制造问题有关，因此在IC电路和版图的设计中，对器件工艺的整体了解证明是必要的。

而且，今天的半导体技术要求工艺工程师和电路设计之间常常地交流以熟悉彼此的需要，因此必需对工艺的每一个规那么有充分的了解。

设计集成电路最常采纳的两种工艺是双极工艺和MOS工艺。

这两大“家族”又别离形成各类各样的小家族，图2.2列出了一些普遍采纳的硅集成电路工艺，以前，大多数数字电路和模拟电路的设计都采纳双极工艺，但最近几年来，MOS工艺的应用有了专门大的进展。

用户对高密度数字电路（如存储器和微处置器）的需求是MOS工艺在数字电路中的应用户不断进展的庞大推动力。

模拟电路设计师们熟悉到MOS电路的这一特点后，开始将模拟电路和数字电路设计在同意块集成电路上，这方面已经取得了庞大的成功。

图2.2 硅工艺分类
CMOS工艺的一些要紧步骤
CMOS工艺在一开始所用到的晶片都必需是具有高质量的。

换句话说说，晶片必需生长成为只包括超级少的“缺点”的单晶硅体。

另外另外，晶片需要包括适合的杂质类型和搀杂的浓度从而知足对电阻率的要求。

这种单晶硅生长能够利用“切克劳斯基法”（Czochralski method）来实现：在熔融硅中侵入一块单晶硅的籽晶，接着一边旋转籽晶一边从熔融硅中慢慢地将籽晶拉出来。

由此，一个能够切成薄晶片的大单晶“棒”就完成了。

随着新一代工艺的诞生，晶片的直径在随之增大，现今已超过了20cmΩ.cm，厚度约为500到1000um。

光刻是把电路版图信息转移到晶片上的第一步。

是把某一层从版图上转移到硅片上。

通过被精准操纵的电子束将该图形“写”在透明玻璃“掩膜版”上。

另外，在晶片上涂一层薄层光照后刻蚀特性会发生转变的“光刻胶”。

接下来，将掩膜版置于晶片上方，利用紫外线将图形投影到晶片上。

曝光区域的光刻胶“变硬”，不透明区域的光刻胶维持“松软”。

然后，将晶片放到侵蚀剂中去除“松软”的光刻胶，从而暴露出其下方的硅表面。

这一系列操作的进程就称为完成了一次光刻的流程。

.3氧化
硅的一个特有的特性是，能够在其表面生成超级均匀的氧化层面几乎不在晶格中产生应力，从而许诺栅氧化层的制造薄到几十埃。

除作为栅的绝缘材外，二氧化
硅在很多制造工序中能够作为爱惜层。

在器件之间的区域，也能够生成一层称为“场氧”的厚SiO2层，使后面的工序能够在其上制作互联线。

.4 离子注入
在制造进程的许多工序中，都必需对晶片进行选择性搀杂。

最经常使用的搀杂方式是“离子注入法”。

它是通过将杂质原子加速变成高能离子束，再用其轰击晶片表面而使杂质注入无掩膜区域而实现的。

.5 沉积与刻蚀
器件的制造需要各类材料的沉积。

这些材料包括多晶硅、隔离互连层的绝缘材料和作为互连的金属层。

在厚绝缘层上生长多晶硅的一个经常使用方式是“化学气相沉积”（CVD）。

这种方式是将晶片放到一个充满某种气体的扩散炉中，通过气体的化学反映生成所需的材料。

CMOS制造工艺的大体流程
以P阱硅栅CMOS制造工艺的大体流程为例
图2.3 P阱硅栅CMOS制造工艺的大体流程（1）概念P阱
a. 在N型硅衬底表面生长SiO2层；
b. #1掩膜版：确信P阱区；
c. P阱：硼离子注入；
d. 阱区推动约4~6um阱深。

（2）确信有源区
a. #2掩膜版，确信有源工作区；
b. 有源区表面热生长薄氧化层约500
（3）确信多晶硅栅
a. #3掩膜版，确信多晶硅区；
b. 淀积多晶硅。

（4）PMOS管源漏区形成
#4掩膜版（正版），确信PMOS FET的源漏区；
b. 硼离子注入或硼杂质扩散形成PMOS管的源区和漏区。

（5）NMOS管源漏区形成
#5掩膜版，即#4掩膜版（负版）确信NMOS管的源漏区；
b. 砷或磷离子注入或杂志扩散，形成NMOS管的源区和漏区。

（6）引线孔
a. 淀积场SiO2层；
b. #6掩膜版确信引线孔区。

c. 蒸发铝金属层。

（7）铝引线形成
#7掩膜版确信铝引线图形。

2.3 设计规那么
画版图确实是依照电路原理图，将版图中的各层的几何图形组成对应器件，并依照必然的关系将它们连接起来。

如图2.5（a）所示，这是一个PMOS管版图，它包括N阱、栅、P+有源区、P+衬底偏置和接触孔5层，由大小不等的长方形和正方形组合而成。

各层图形之间知足必然的尺寸和相对位置的约束。

图2.5 PMOS管的版图
为了确保制造出芯片的合格确实是这些约束的目的。

在集成电路制作进程中，需要准确信位每一层的位置、形状，然后通过各类工艺将这一层产生出来。

而生产进程中的物理化学反映和机械的精度限制了器件中各层的最小尺寸，和层与层之间的位置关系。

所有的这些约束条件合在一路确实是画版图时需要遵守的设计规那么。

如图2.5（b）所示的其他几个图给出了错误的PMOS管版图。

图2.5（b）的P Active画出了N阱，图2.5（c）的N Sub和P Active距离太近，图2.5（d）的P Active 和Poly太近，图2.5（e）的Poly和接触孔太近，图2.5（f）的P Active太窄，P Active 和接触孔的距离太近。

这些都违背了设计规那么，在电路制作中将产生问题。

表2-2 Active层和Sub层版图规那么
规则标号规则描述单位R1 Active区最小宽度um
R2 Sub区最小宽度um
R3 同类型（N型或P型）Active区/Sub之间的最小间距um
R4 不同类型（N型货P型）Active区/Sub之间的最小间距um
图2.6 Active层和Sub层的设计规那么
表2-3 Poly版图规那么
规则标号规则描述单位G1 栅极多晶硅（Gate Poly）最小宽度um G2 非栅极多晶硅（Non-Gate Poly）最小宽度um G3 Gate Poly之间的最小间距um G4 Non-Gate Poly之间的最小间距um G5 Gate Poly伸出Active区的最小延伸长度um G6 Active伸出Gate Poly区的最小延伸长度um G7 Non-Gate Poly和Active之间的最小间隔um。