uvm面试题

uvm面试题
1、什么是UVM？它的优势是什么？
UVM（Universal Verification Methodology）是⼀个标准化的⼀于验证设计的⼀法学。

其优势包括：重⼀性、VIP即插即⼀、通⼀性、独⼀于仿真器、⼀持CDV（coverage driven verification）、⼀持CRV（constraint random verification）等等。

2、UVM component和UVM object有什么区别？
UVM component：在build_phase之后就⼀直存在于整个仿真周期。

通过interface连接到DUT或者通过TLM port连接到UVM component。

通过configure机制和phase机制控制UVM component的层次结构和仿真⼀为。

UVM object：从⼀个UVM component⼀成，然后传递到另⼀个 UVM component之后就会消失。

不会连接到任何组件，也不存在 phase机制。

3、为什么需要phase机制，不同的phase有什么区别？
phase机制⼀来控制和同步不同UVM component的仿真⼀为。

可以根据是否消耗仿真时间区分为function phase和task phase。

4、哪些phase是top-down phase、bottom-up phase和parallel phase？
build_phase是top-down phase，run phase等task phase是parallel phase，其他都是bottom-up phase。

5、为什么build_phase是top-down phase，⼀connect_phase 是bottom-up phase？
build_phase需要验证平台根据⼀层次组件的配置来决定建⼀低层次的组件，所以其是top-down phase。

connect_phase需要在build_phase之后完成验证组件之间TLM连接。