CMOS与或门 异或门版图
与或非门电路
2. 固定频率TTL振荡器
2.3.4 门电路构成控制门
◆ 与门控制电路
可应用在什么地方？
◆ 或门控制电路
2.3.4 门电路组成单稳态触发器 ◆ 什么是单稳态触发器
单稳态触发器具有两个开关状态：一个是稳定状 态，另一个是非稳定状态，也称为暂态。
1. 微分型单稳态触发器逻辑电路
L L L L L L L L L L 4 1 2 3 1 2 3 1 2 3
3) 满足以上逻辑关系的产品分类电路，如下图所示：
2.3.3 门电路组成数字信号源
◆ 概 述 数字信号源可由产生脉冲波形的振荡电路构成。在数字电 路的应用中，它可提供连续的且具有一定频率（周期）的脉冲 信号。可作为微型计算机、单片机等数字电路的时钟信号源。 可应用在哪些地方？ ◆ 实 例
2.4.2 其他常用TTL门电路
1. 集电极开路门电路（OC门） ◆ 问题的提出 2. 三态门 3. 驱动电路 在实际应用中，有时要将n 个门电路的输 出端连接在一起，称为“线与”。 试分析：当其中一个F2输出为低电平，另一 个F1输出为高电平时会出现什么状况？
i
F1
F2
图2.37 i 过大一方面会使与非门F2的输出低电平状态受到破坏（使 L2=1）；另一方面会使与非门F1的T3管烧坏。所以，实际应用 中这种接法是不允许的。 ◆ 问题的解决 集电极开路的TTL门电路，又称“OC门”
2.2.1 TTL系列门电路
◆ TTL（晶体管—晶体管逻辑）门电路只制成单片集成电路。 输入级由多发射极晶体管构成，输出级由推挽电路（功率输出 电路）构成。标准TTL与非门如下图所示。 ◆ 标准TTL与非门 ◆ 电路工作原理
1. 电路组成 2. 逻辑关系 3. 分析负载情况
第五章(4) 静态CMOS逻辑电路.ppt
Vin VDD ：NMOS管工作线性区 (Vout Vin VTN ) ；
PMOS管工作在饱和区 (Vout VTP ) ；
此时电流相等，即： IDN IDP
IDN KN [(Vin VTN )2 (Vin Vout VTN )2 ]
KP (VDD VTP )2
VOL
(VDD VTP )2 2Kr (VDD VTN
双传输晶体管逻辑(DPL)
几种传输门电路的比较
CPL和CMOS传输门电路中 ，两个传输通路分别受A和A 控制，A为高电平时传输B， A为低电平时传输B。
DPL电路中两个NMOS传输 管受A和A控制，分别传送B 和B，两个PMOS管分别受B 和B控制，分别传输A和A。 输出低电平时主要NMOS传 输管起作用，传输高电平时 主要PMOS管起作用。
F
Out
VSS
pseudo-NMOS inverter
Pulldown Network
OUT
Idn
Pseudo-NMOS AOI
5
类NMOS反相器的工作分析
PMOS管：常通
VDD VGS VTP ,VOUT VDD VDS VGS VT，P VDD VTP
VOUT VTP：工作VDD在线性区；
CMOS传输门传输低电平特性
CMOS传输门在恒定的栅源电压下，先工作在饱和区，然后进入线性区。
尽管第三个阶段时PMOS 截止，NMOS仍然线性区 导通，直到|VDSN|=VinVout=0时，即Vout=0时 传输才结束。 可以无损耗传输低电平。
3
类NMOS电路只用NMOS管串并联构成逻辑功能块，上拉通路用一个 常导通的PMOS管代替复杂的PMOS逻辑功能块。
因此，对于n输入逻辑门，类NMOS电路只需要n+1个MOS管。比静 态CMOS逻辑门节省了近一半器件。
数电CMOS逻辑门
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稳定性好
CMOS逻辑门的输出电压范围较小，不易受到温度和工艺变化的影响。
CMOS逻辑门的阈值电压也相对稳定，有利于提高数字电路的稳定性。
输入阻抗高
CMOS逻辑门的输入电路采用反相器结构，具有较高的输入阻抗。
高输入阻抗能够减小信号传输过程中的损耗，提高信号的保真度。
03
CMOS逻辑门的应用
在数字电路中的应用
新型CMOS逻辑门的研究
总结词
随着集成电路技术的发展，新 型CMOS逻辑门不断涌现，以
满足新的应用需求。
详细描述
新型CMOS逻辑门通过创新设 计理念和结构，提高性能、降 低功耗和减小尺寸。
总结词
新型CMOS逻辑门包括可重构 逻辑门、自适应逻辑门和神经 网络逻辑门等。
详细描述
这些新型逻辑门具有更高的灵 活性、自适应性和智能化水平 ，为未来集成电路的发展提供
输入级通常由一个或两个反 相器构成，用于实现逻辑非 的功能。
输出级由一个反相器和两个 串联的二极管构成，用于实 现逻辑与的功能。
CMOS逻辑门的制作工艺
CMOS逻辑门采用成熟的半导体制作工艺， 包括外延、光刻、腐蚀、扩散和蒸镀等工艺 。
外延工艺用于生长单晶硅层，光刻工艺用于 在硅片上形成电路图形，腐蚀工艺用于去除 不需要的硅层，扩散工艺用于掺杂不同元素 形成导电区域，蒸镀工艺用于形成金属导线
数电CMOS逻辑门
目 录
• CMOS逻辑门简介 • CMOS逻辑门的特点 • CMOS逻辑门的应用 • CMOS逻辑门的实现 • CMOS逻辑门的发展趋势
01
CMOS逻辑门简介
什么是CMOS逻辑门
CMOS逻辑门电路
CMOS逻辑门电路CMOS逻辑门电路是在TTL电路问世之后，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，由于制造工艺的改进，CMOS电路的性能有可能超越TTL而成为占主导地位的逻辑器件。
CMOS电路的工作速度可与TTL 相比较，而它的功耗和抗干扰能力则远优于TTL。
此外，几乎所有的超大规模存储器件，以及PLD器件都采用CMOS艺制造，且费用较低。
早期生产的CMOS门电路为4000系列，随后发展为4000B系列。
当前与TTL兼容的CMO器件如74HCT系列等可与TTL器件交换使用。
下面首先讨论CMOS反相器，然后介绍其他CMO逻辑门电路。
MOS管结构图MOS管主要参数：1.开启电压V T·开启电压（又称阈值电压）：使得源极S和漏极D之间开始形成导电沟道所需的栅极电压；·标准的N沟道MOS管，V T约为3～6V；·通过工艺上的改进，可以使MOS管的V T值降到2～3V。
2. 直流输入电阻R GS·即在栅源极之间加的电压与栅极电流之比·这一特性有时以流过栅极的栅流表示·MOS管的R GS可以很容易地超过1010Ω。
3. 漏源击穿电压BV DS·在V GS=0（增强型）的条件下，在增加漏源电压过程中使I D开始剧增时的V DS称为漏源击穿电压BV DS·I D剧增的原因有下列两个方面：（1）漏极附近耗尽层的雪崩击穿（2）漏源极间的穿通击穿·有些MOS管中，其沟道长度较短，不断增加V DS会使漏区的耗尽层一直扩展到源区，使沟道长度为零，即产生漏源间的穿通，穿通后，源区中的多数载流子，将直接受耗尽层电场的吸引，到达漏区，产生大的I D4. 栅源击穿电压BV GS·在增加栅源电压过程中，使栅极电流I G由零开始剧增时的V GS，称为栅源击穿电压BV GS。
5. 低频跨导g m·在V DS为某一固定数值的条件下，漏极电流的微变量和引起这个变化的栅源电压微变量之比称为跨导·g m反映了栅源电压对漏极电流的控制能力·是表征MOS管放大能力的一个重要参数·一般在十分之几至几mA/V的范围内6. 导通电阻R ON·导通电阻R ON说明了V DS对I D的影响，是漏极特性某一点切线的斜率的倒数·在饱和区，I D几乎不随V DS改变，R ON的数值很大，一般在几十千欧到几百千欧之间·由于在数字电路中，MOS管导通时经常工作在V DS=0的状态下，所以这时的导通电阻R ON可用原点的R ON来近似·对一般的MOS管而言，R ON的数值在几百欧以内7. 极间电容·三个电极之间都存在着极间电容：栅源电容C GS 、栅漏电容C GD和漏源电容CDS·C GS和C GD约为1～3pF·C DS约在0.1～1pF之间8. 低频噪声系数NF·噪声是由管子内部载流子运动的不规则性所引起的·由于它的存在，就使一个放大器即便在没有信号输人时，在输出端也出现不规则的电压或电流变化·噪声性能的大小通常用噪声系数NF来表示，它的单位为分贝（dB）·这个数值越小，代表管子所产生的噪声越小·低频噪声系数是在低频范围内测出的噪声系数·场效应管的噪声系数约为几个分贝，它比双极性三极管的要小一、CMOS反相器由本书模拟部分已知，MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。
COMS反相器,与或非门
《集成电路版图设计》题目：COMS反相器、与或非门学校：兰州交通大学学院：电子与信息工程学院班级：姓名：学号：指导老师：一．设计目的学会使用集成电路版图设计L-EDIT软件工具，熟练画电路版图的操作指令和各种快捷命令，并熟悉应用特定工艺库即工艺文件来实现电路。
通过该实验，掌握L-EDIT的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。
二．设计原理1.集成电路版图中的器件与设计规则集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。
这些器件在Ledit软件环境中，实现的方法存在较大差异，但都是遵循器件的定义而实现的。
器件的定义存储在在以.ext为后缀的器件萃取文件中。
在Ledit软件环境下，P型衬底N阱CMOS工艺下，集成电路版图中器件的设计规则，除去与数字集成电路版图设计通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等。
使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。
在绘制集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。
在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。
在集成电路版图绘制过程中，需要经常性地使用DRC 功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，有利于版图的完成效率和完成质量。
版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC检查不认为是一种设计规则错误，但在整个集成电路中将造成芯片面积的巨大浪费，所以在布局基本图形时，充分考虑器件必要的几何尺寸参数的同时，使用尽量小的基本图形尺寸。
2.集成电路版图图层定义集成电路版图中的基本层就是相关工艺的光刻掩模。
NMOS、PMOS版图制作过程中有源区的不同，说明了N型和P型选择区是重要的有源区掺杂类型识别标记。
MOS管及简单CMOS逻辑门电路原理图
MOS 管及简单CMOS 逻辑门电路原理图现代单片机主要是采用CMO 工艺制成的。
1、MOS 管 MOS 管又分为两种类型：N 型和P 型。
如下图所示:V DD45 Ic6=VssP 型MOS 管以N 型管为例，2端为控制端，称为“栅极”；3端通常接地，称为 “源极”；源极电压记作Vss , 1端接正电压，称为“漏极”，漏极电压记作VDD 要使1端与3端导通，栅极2上要加高电平。
对P 型管，栅极、源极、漏极分别为 5端、4端、6端。
要使4 端与6端导通，栅极5要加低电平。
在CMO 工艺制成的逻辑器件或单片机中，N 型管与P 型管往往是 成对出现的。
同时出现的这两个 CMO 管，任何时候，只要一只导通，另一只则 不导通（即“截止”或“关断”），所以称为“互补型—CMO 管”。
.2、CMO 逻辑电平高速CMO 电路的电源电压 VDD S 常为+5V; Vss 接地，是0V 。
高电平视为逻辑“ 1”，电平值的范围为：VDD 勺65%-VDD 或者VDD-1.5V 〜VDD低电平视作逻辑“ 0”，要求不超过 VDD 的35%或 0〜1.5V 。
+1.5 V 〜+3.5V 应看作不确定电平。
在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。
低电源电压有 助于降低功耗。
VDD 为3.3V 的CMO 器件已大量使用。
在便携式应用中， VDC 为2.7V ，甚至1.8V 的单片机也已经出现。
将来电源电压还会继续下降，降到0.9V ， 但低于VDD 的 35%勺电平视为逻辑“ 0”，高于VDD 勺65%勺电平视为逻辑“ 1” 的规律仍然是适用的。
VDD VssV DD_ VssI 订］原理图非门（反向器）是最简单的门电路，由一对 CMOS 管组成。
其工作原理如 下： A 端为高电平时，P 型管截止，N 型管导通，输出端C 的电平与Vss 保持一 致，输出低电平；A 端为低电平时，P 型管导通，N 型管截止，输出端C 的电平 与V DD —致，输出高电平。
第三章(1)门电路---CMOS
输入低电平的上限值 VIL(max)
输入高电平的下限值 VIH(min)
输出高电平的下限值 VOH(min)
输出低电平的上限值 VOL(max)
3.1.2 逻辑门电路的一般特性
2.噪声容限：在保证输出电平不 变的条件下，输入电平允许波动 的范围。它表示门电路的抗干扰
驱动门
01 1
数据输入端
EN A B
其他三态与非门： A
&
逻辑符号 B
低电平有效
2.产生的高、低电平半导体器件
iC
VCC Rc
Rb vI
VCC Rc
vo
vCE VCC
工作在饱和区:输出低电平 工作在截止区:输出高电平
3.1.3 MOS开关及其等效电路
场效应三极管
利用电场效应来控制电流的三极管，称为场效应管，也 称单极型三极管。
由金属、氧化物和半导体制成。称为金属 -氧化物-半导体场 效应管，或简称 MOS 场效应管。
2、 逻辑门电路的分类 分立门电路
逻辑门电路 集成门电路
二极管门电路 三极管门电路
MOS门电路
TTL门电路
NMOS 门 PMOS门 CMOS门
TTL系列门
开关速度较快 平均延迟时间：3~10ns 结构复杂、集成度低 功耗高（2~20mw ）
MOS门
开关速度稍低
平均延迟时间：75ns 结构和制造工艺简单 容易实现高密度制作 功耗低（0.01mw）
IOL= nIIL
IIL
…
灌电流
1
IIL n个
NOL
?
I OL (驱动门) I IL (负载门)
3.1.2 逻辑门电路的一般特性
CMOS器件结构
邹志革
EST-ICC
24
集成电阻
•多晶硅电阻
* 多晶硅电阻做在场区上. * 其方块电阻较大, 因此 可以作为电阻. 如在作电 阻的多晶硅处注入杂质, 使其方块电阻变大, 可制 作阻值很大的电阻.
高阻 多晶硅
R=R□poly-Si•L/W * 典型值： R□poly-Si=1k
邹志革
多晶硅
P型衬底
EST-ICC
MOS2
图 P-substrate
将MOS1和MOS2隔离开
邹志革
EST-ICC
13
MOS晶体管的并联
晶体管的D端相连, S端相连.
如果两个晶体管中有一个晶体管导通,从D到S就有 电流流过, 若两个晶体管都导通,则 I=I1+I2.
每只晶体管相当于一个电阻,它的并联和电阻并联 的规律一样, 等效电阻减小, 电流增大.
2. 晶体管的开启电压公式
[ ] VT = VT 0 + γ 2Φ F +VBS − 2ΦF
邹志革
EST-ICC
12
MOS晶体管的隔离
Vdd
out
Gnd
在集成电路中,
两个无关的晶
in
体管都是用场
B S GD
D G S B 氧隔离的
FFOOXX
剖
NN＋＋ P＋ P＋
NN＋＋ NNN＋＋ P＋
面 NN--阱 MOS1
* 集电极电流
iC
=
IS
exp
vBE Vt
* 共发射极电流增益 βF = iC iB
•当iC一定，vBE具有负温度系数
邹志革
EST-ICC
38
二极管（Diode）
第九章----版图设计实例
(2) 带置位端的D触发器
电路图 版图
特点：器件仍分 为4层，CP和CPb也 位于上下两边，并且 在CP多晶的上方增 加一条水平的多晶作 为复位（R）。CPb 线在水平和垂直方向 的连接采用金属过渡。 主触发器采用钟控或 非门，节省一根金属 连线。
4. CMOS放大器
(4) 与或非门(AOI)
电路图
版图
提示：设计AOI或OAI的版图，一定要熟练掌握MOS管串联和并联的画法后进行， 看清每个MOS管的输入信号，用棍棒图画出草图后再画版图。
(5) 或与非门（OAI)
电路图
版图
提示：对比AOI和OAI电路图和版图的区别和画法，巩固和熟练掌握CMOS复联 电路版图的画法。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四 个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极 要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
为了实现对称，将M5也分割为M5a和M5b。
电路图
五个器件的布局
分割输入器件实现四方交叉：将M3变为M3a和M3b，M4变为M4a和M4b，就可 以实现四方交叉，保证输入器件的对称性。
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电流完全在
M3，当差分信号关断时，M3关断M4接通，整个电流又完全在M4，信号每摆动 一次就切换一次，为了承受这一电流，在M3和M4之间的金属线需要达到一定的 宽度，采用二条金属线连接M3和M4的源极，并且从M4b和M3b的中间向下，这 样，M3导通时电流将通过M3a和M3b，即它的两半把电流向下送到中心导线。
全互补CMOS门电路
全互补CMOS门电路
F （A B）（ C D）（ E F G）
全互补CMOS门电路
全互补CMOS集成门电路 电路构成之规律： N管：与串或并 P管：与并或串 N管数目与P管数目相同 MOS管尺寸的选取，与标准的CMOS倒相器进行比 对，使电路的上升时间、下降时间可以与标准的CMOS 倒相器相匹配。
当输入信号A、B均为高电平‘0’，则对应的NMOS 管都截止，PMOS管均导通，即NMOS逻辑模块截止， PMOS逻辑模块导通，输出信号F被上拉到低电平‘1’ （5V）。
电路完成或非功能。
全互补CMOS或非门电路
直流传输特性曲线：
全互补CMOS或非门RC等效电路
S2、S3代表两个NMOS管的 导通和截止。 S1代表两个PMOS管，因为 两个PMOS是串联的，只要有 一个截止，就都截止，只有 都导通才导通。
全互补CMOS或非门RC等效电路
下降时间 tf=2.2RN1CL=2.2RN2CL 上升时间 tr=2.2(RP1+RP2)CL 要使其上升时间、下降时间与标准CMOS倒相器相匹配 N管(W/L)n应当与标准CMOS倒相器N管相同 P管(W/L)p应当为标准CMOS倒相器P管的2倍
全互补CMOS门电路
全互补CMOS门电路
全互补CMOS集成门电路 CMOS与非门电路中，总有NMOS管，其源与衬底
之间存在电位差VBS，称为衬底偏置效应。 衬底偏置效应主要影响MOS管的阈值电压Vth Vthn=Vthn0+0.5(|VBS|)0.5 Vthp=Vthp0 - 0.5(|VBS|)0.5
全互补CMOS门电路
PMOS逻辑块
F
A
NMOS逻辑块
B
全互补CMOS或非门电路
cmos与非门
Si
Ci
Si
∑ Ai B i Ci-1
∑ Ai B i Ci-1
∑ Ai B i Ci-1
∑ Ai B i Ci-1
A3 B 3 C2
A2 B 2 C1
A1 B 1 C0
A0 B 0 C-1
下图为4位超前进位加法器的逻辑图
进位的产生不需 等各位和的产生， 直接由加数和被 加数产生
4-3 编码器
所谓编码就是赋予选定的一系列二进制代 码以固定的含义。
A B
&
AB
&
A B A B
F
&
A B
B
F A B A B
A B A B A B A B
真值表
A 0 0 1 1 B 0 1 0 1 F 1 0 0 1
同或门
=1
相同为“1” 不同为“0”
F A B
4-1-2 组合逻辑电路的综合
任务 要求 最简单的 逻辑电路
an 0 0 0 0 1 1 1 1
bn 0 0 1 1 0 0 1 1
cn-1 0 1 0 1 0 1 0 1
sn 0 1 1 0 1 0 0 1
cn 0 0 0 1 0 1 1 1
sn ( an b n a n bn )c n1 ( a n b n anbn )cn1
cn ( a n bn an bn )cn1 anbn
设计步骤：
1.指定实际问题的逻辑含义，列出真值 表，进而写出逻辑表达式。
2.用逻辑代数或卡诺图对逻辑表达式进行 化简。 3.列出输入输出状态表并画出逻辑电路图。
例：设计三人表决电路（A、B、C）。每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。
cmos逻辑电路（PDF精品）
CMOS逻辑电路的高级技术
9.2 准nMOS电路
1、结构
q 优点： 晶体管较少，N个输 入的门电路仅需N+1 个MOS管
q 缺点： 1、静态功耗不为0； 2、是有比逻辑电路 （输 出与尺寸有关）
VLSI & Systems
CMOS逻辑电路的高级技术
2、准nMOS逻辑 INV
q MOSFET尺寸的确定： 设Vin=VDD，且VOL很小； 则pFET工作在饱和区， nFET工作在线性区
9.1 镜像电路
q 对nFET和pFET采用相同的拓扑连接。 1、异或门（XOR）
VLSI & Systems
CMOS逻辑电路的高级技术
a⊕b = a•b+a•b
用ＡＯＩ实现：
用镜像电路实现：
VLSI & Systems
CMOS逻辑电路的高级技术
镜像XOR电路优点之一：对称的版图
VLSI & Systems
IDn = IDp
⇒
βn 2
[2(VDD
− VTn )VOL
− VO2L ] =
βp 2
(VDD − | VTp
|) 2
⇒ VOL = (VDD −VTn ) −
(VDD
−VTn ) 2
−
βp βn
(VDD −
| VTp
|) 2
VLSI & Systems
CMOS逻辑电路的高级技术
3、准nMOS逻辑 NOR和NAND
D
T1
CLK
CLK
I1
T2
I2
CLK
I3
Q
I4
缺点：传输门以及源驱动必须比反馈环路反相器更强, 信号反向传导问题
CMOS门电路PPT课件
1. MOS管的结构和工作原理
-
S
vGS
vDS +
G
+ iD
D
N+
N+
G
P型衬底(B)
第三节 CMOS门电路
D B
S
当vDS> 0，但 vGS= 0 时，D-S间2不021/3导/9 通， iD= 0 。 当vDS> 0， 且vGS> vGS(th) (MOS管的开启电压）
时，栅极下面的衬底表面形成一个N型反型层。 这个反型层构成了D-S间的导电沟道，有 iD流通。
2. 电压传输特性
AB段：
vO
VDD A B
T1的开 启电压
T1导通， T2截止， VO = VOH ≈ VDD。
CD段：
1
2 V D D VGH(th)N
VGH(th)P
T2导通， T1截止， VO = VOL ≈ 0。
CD
T2的开 O 启电压
1 2 V DD
VDD
vI
2021/3/9
CMOS反相器的电压传输特性 BC段：
27
放映结束 感谢各位的批评指导！
谢 谢！
让我们共同进步
2021/3/9
28
C
C
V DD
T2
vI / vO T 1
v O / v I v I / v O TG
C
C
2021/3/9
C1,C0 时，传输门导通。
C0,C1 时，传输门截止。
vO / vI
20
第三节 CMOS门电路
利用 CMOS传输门和CMOS反相器可以组合成各种 复杂的逻辑电路， 如异或门、数据选择器、寄存器、计数器等。
84-CMOS与非门电工电子技术
3）输入电压范围：
-0.5V ≤ ui ≤ UCC（ UDD）+0.5V
4）供电电源的选用：
TTL：
UCC=5~5.5V 对电源要求高
CMOS：
UDD=3~18V 对电源适应范围宽
Class is over! Thank you!
2. CMOS反相器
UDD
S
PMOS管
T2
A
DF
CMOS电路
T1 NMOS管
工作原理：
A=0 A
UDD
S T2
DF
导通 F=1
T1 截止
工作原理：
A=1 A
UDD
S VT2
DF
截止 F=0
VT1 导通
3. CMOS与非门
TP1
A=0 A B B=0
导通
UDD
S
TP2
D
F=1
F
TN2
截止
TN1
A=0 A
B B=1
UDD
TP1
S
TP2
导通
D
F F=1
TN2
截止
TN1
A=1 A
B B=0
UDD
TP1
S
TP2
D F
导通
TN2
F=1
TN1
截止
A=1
A
B
B=1
截止
UDD
TP1
S
TP2
D
F
F=0
TN2
导通
TN1
AB F 00 1 011 10 1 11 0
F AB
CMOS电路的优点： １、静态功耗小。
２、允许电源电压范围宽（318V）。
基于CMOS的非门异或门电路设计
盐城工学院2015~2016学年第1学期集成电路课程设计报告题目：《基于CMOS的非门异或门电路设计》*名：**学号：02班级：B电科121学院：信息工程学院*师：**目录摘要 (1)Abstract (1)1. 设计要求 (2)2. 设计原理 (2)3. 设计思路 (4)3.1 非门电路 (4)3.2 异或门电路 (5)3.3 时间计划 (6)4. 非门异或门电路设计 (7)4.1 原理图设计 (7)4.2 仿真分析 (8)5. 版图设计 (10)5.1 PMOS管版图设计 (10)5.2 NMOS管版图设计 (13)5.3非门异或门的版图设计 (14)5.4总版图DRC检查 (16)6. 心得体会 (18)7. 课程设计总结 (18)8. 参考文献 (19)附录： (21)1. 非门电路原理图 (21)2. 异或门电路原理图 (21)3. NMOS管版图 (22)4. PMOS管版图 (23)5. 非门电路版图 (23)6. 异或门电路版图 (24)摘要本文从设计到仿真以及后面的版图制作等主要用到了Multisim软件和L-Edit软件等。
设计的题目是基于CMOS的二输入异或门电路，电路设计的思路是使用一个二输入的或非门加一个与或非门来实现二输入异或门的功能，其中电路设计部分用的是Multisim软件，仿真部分主要做的是时序仿真，后面的版图制作用的是L-Edit软件，由于版图制作只使用了一个L-Edit软件，所以版图完成之后只做了一个基本的DRC检查。
关键词：CMOS门电路、或非门、与或非门、异或门AbstractIn this paper,from design to production simulation and the back of the map,mainly use the Multisim software and L-Edit software,etc.Design the topic is based on CMOS two exclusive-orgate,circuit design train of thought is to use a two input nor gate and an and-or-not gate torealize the input exclusive-or the function of the door,the circuit design part with Multisimsoftware,main do is timing simulation,simulation of the back of the map production usingL-Edit software,due to the map making only USES a L - Edit software,so the layout is compled only done a basic DRC check.Keywords:CMOS gate,NOR gate,AND-OR-NOT gate,Exclusive-OR gate1. 设计要求1、要求：用MOS器件设计非门异或门电路。
COMS门电路
CMOS电路的优点
（1）CMOS带负载的能力比TTL电路强，扇出 系数大 （2）CMOS电路的电源电压允许范围较大，约 在3～18V，抗干扰能力比TTL电路强。 （3）CMOS电路的功耗比TTL电路小得多。门 电路的功耗只有几个μW，中规模集成电路的功 耗也不会超过100μW。 （4）CMOS集成电路的集成度比TTL电路高。
2-2-1 其它类型的TTL门电路 (1) 三态与非门
R1 D
+5V
R4
R2
E
A B
E---控制端、使能端
T1
T2
T3
T4 R5
Y
T5
R3
截止
R1
+5V
R4
1
D
R2
E
A B
T1
T2
T3
T4 R5
Y
T5
F AB
R3
导通
截止
R1
+5V
R4
0
D
R2
E
A B
T1
T2
T3
高阻态
T4
R5
Y
T5
R3
截止
E
A B
&
Y
另一种 画法
功能表
符号 A B
E 1
Y
F AB
&
E0
输出高阻
E
高电平有效 （具有一定的逻辑功能）
R1
+5V
R4
E
A B