Cadence联合IBM、三星和特许半导体联合推出65纳米参考流程

Cadence联合IBM、三星和特许半导体联合推出65纳米
参考流程
Cadence 宣布基于65 纳米通用功率格式（CPF）面向CommonPlatform 技
术的参考流程即日上市。

该参考流程是Cadence 与CommonPlatform 联盟之间
长期合作的最新成果，该联盟的成员企业包括IBM、特许半导体制造和三星。

Cadence 与CommonPlatform 技术合作伙伴紧密合作，开发65 纳米流程。

它基
于Cadence 数字IC 设计平台，包含EncounterTimingSystem 和CPF，可加快低
功耗系统级芯片（SoC）设计的上市时间。

这种RTL-to-GDSII 参考流程建立
于CadenceEncounter 数字IC 设计平台，能够实现更高的生产力，并提高芯片
质量（QoS）。

该流程强调临界低功耗设计挑战，从芯片打样到功率、时序和面
积优化，面向无线、有线和消费应用设备。

该流程为Encounter 平台以及CadenceLogicDesignTeamSolution 加入了多种创新技术，包括配备全局合成技
术的CadenceEncounterRTLComplier、CadenceSoCEncounterRT L-to-GDSII 系统、CadenceEncounterTest 和CadenceEncounterConformal®Low-Power。

其它Cadence 组件包括VoltageStorm®功率分析，以及Encounter 时序系统，使
用有效的电流源模型（ECSM）让设计师缩短低功耗消费应用设备的量产时间。

ARM®Metro™低功耗产品作为Artisan®实体IP 系列的一部分，
也被应用到流程开发中。

供货情况本套面向成品率的65 纳米低功耗设计参
考流程即日推出，可通过发送邮件至common_platform_65LP@cadence 索取。

本参考流程工具包包含了一份参考设计、文件和脚本用于运行该参考流程在
线研讨会2007 年6 月13 日星期三太平洋标准时间下午4 点，Cadence、Chartered、IBM 和三星将会举办一场免费的在线研讨会，主题是在
本参考流程中使用的高级低功耗设计技术。

有关此次会议登记的详情，请访问：。