硬件描述语言AHDL

a0: in std_logic;
z0: out std_loigc);
end entity and2;
注：数据类型 time 用于仿真模块的设计。 综合器仅支持数据类型为整数的类属值。
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用VHDL描述的可置数16位计数器：
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2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
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1、类属说明 类属说明：
确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。
Generic (
常数名称：类型 [：= 缺省值] {常数名称：类型 [：= 缺省值]} )；
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类属常用于定义： 实体端口的大小、
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一、实体（说明）
实体（说明）：
定义系统的输入输出端口
语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。
美国硅谷约有80%的 ASIC和 FPGA/CΒιβλιοθήκη LD已采用 HDL进行设计。
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2、VHDL与C、C++的比较：
C、C++ 代替汇编等语言 VHDL 代替原理图、逻辑状态图等 3、VHDL与电原理图描述的比较： VHDL具有较强的抽象描述能力，可进行系统
ports
ports
component
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2选1选择器的VHDL描述：
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VHDL语言的一些基本特点：
VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感； 例外：‘ ’、‚ ‛所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，增加可读性； 在‚--”之后的是VHDL的注释语句； VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述；
行为级别的描述。描述简洁，效率高。
VHDL描述与实现工艺无关。 电原理图描述需给出完整、具体的电路结构 图，不能进行抽象描述。描述繁杂，效率低。 电原理图描述与实现工艺有关。
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四、VHDL语言特点
1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。 如：一个可置数的16位计数器的电原理图：
称为 IEEE1076-1987。
各EDA公司相继推出支持VHDL的设计环境。
1993年被更新为 93 标准，即IEEE1076-1993。
进一步提高抽象描述层次，扩展系统描述能力。
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三、VHDL的作用
1、VHDL打破软、硬件的界限 传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员）
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六、VHDL设计简述
VHDL主要用于描述数字系统的结构、行 为、功能和接口。 VHDL将一个设计（元件、电路、系统） 分为： 外部（可视部分、端口） 内部（不可视部分、内部功能、算法）
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外部与内部：
ports 器件或 ports
子系统
ENTITY
ARCHITECTURE
Process Sequential Process Process Combinational Process
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五、VHDL与其它硬件描述语言的比较
行为级 VHDL： 具有较强的系统级抽象描述能力，适 合行为级和 RTL级的描述。设计者可不必 了解电路细节，所作工作较少，效率高。 但对综合器的要求高，不易控制底层电路 的生成。IEEE标准，支持广泛。 RTL: Register Translate Level
设计实体的物理特性、 总线宽度、 元件例化的数量等。 例： entity mck is generic(width: integer:=16); port(add_bus:out std_logic_vector (width-1 downto 0)); …
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例：2输入与门的实体描述
entity and2 is generic(risewidth: time:= 1 ns; fallwidth: time:= 1 ns); port(a1: in std_logic;
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RTL级
门电路级
Verilog HDL ：
系统级抽象描述能力比VHDL稍差；门级开 关电路描述方面比 VHDL 强。适合 RTL级和门 电路级的描述。设计者需要了解电路细节，所 作工作较多。IEEE标准，支持广泛。 ABEL、PALASM、AHDL(Altera HDL)： 系统级抽象描述能力差，一般作门级 电 路描述。要求设计者对电路细节有详细的了解。 对综合器的性能要求低，易于控制电路资源。 支持少。
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§3.2
VHDL程序基本结构
基本结构包括：

实体（Entity） 结构体（Architecture） 配置（Configuration）
库（Library）、程序包（Package）
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库、程序包 实体（Entity） 结构体 （Architecture） 进程 或其它并行结构
配置（Configuration）
第三章
硬件描述语言（VHDL）
1
§3.1
概述
一、什么是VHDL？
VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
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二、VHDL的历史
80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准，