3D IC-TSV技术与可靠性研究

3D IC-TSV技术与可靠性研究

摘要：对三维（3 Dimension，3D）堆叠集成电路的硅通孔(Through Silicon Via，TSV)互连技术进行了详细的介绍，阐述了TSV的关键技术与工艺，比如对准、键合、晶圆减薄、通孔刻蚀、铜大马士革工艺等。着重对TSV可靠性分析的重要性、研究现状和热应力分析方面进行了介绍。以传热分析为例，实现简单TSV模型的热仿真分析和理论计算。最后介绍了TSV技术市场化动态和未来展望。

关键词： 3D-TSV；通孔；晶圆减薄；键合；热可靠性

0 引言

随着半导体制作工艺尺寸缩小到深亚微米量级，摩尔定律受到越来越多的挑战。首先，互连线(尤其是全局互连线)延迟已经远超过门延迟，,这标志着半导体产业已经从“晶体管时代”进入到“互连线时代”。为此，国际半导体技术路线图组织(ITRS)在 2005 年的技术路线图中提出了“后摩尔定律”的概念。“后摩尔定律”将发展转向综合创新，而不是耗费巨资追求技术节点的推进。尤其是基于TSV(Through Silicon Via)互连的三维集成技术，引发了集成电路发展的根本性改变。三维集成电路(Three-Dimensional Integrated Circuit，3D IC)可以将微机电系统(MEMS)、射频模块(RF module)、内存(Memory)及处理器(Processor)等模块集成在一个系统内[1]，，大大提高了系统的集成度，减小了功耗，提高了性能，因此被业界公认为延续摩尔定律最有效的途径之一，成为近年来研究的热点。

目前3D集成技术主要有如下三种：焊线连接(Wire-Bonding)、单片集成(Monolithic Integration)和TSV技术[2]。焊线连接是一种直接而经济的集成技术，但仅限于不需要太多层间互连的低功率、低频的集成电路。单片集成是在同一个衬底上制作多层器件的新技术，它的应用受到工艺温度要求很高和晶体管质量较差等约束。基于TSV的3D集成可以实现短且密的层间互连，有效缩短了互连线长度，大大提高了系统集成度，降低了互连延时，提高了系统性能，缩小了封装尺寸，高频特性出色，芯片功耗降低(可将硅锗芯片的功耗降低大约40%)，热膨胀可靠性高，同时还实现了异构集成，成为业界公认使摩尔定律持续有效的有力保证，所以备受研究者的青睐。

1 TSV技术与相关工艺

1.1 TSV技术介绍

TSV技术将在先进的三维集成电路(3D IC)设计中提供多层芯片之间的互连功能[3]。图2给出了最早的TSV结构示意图,这是1958年诺贝尔奖得主WilliamShockley提出的[4]。它是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，一般用导体材料钨、铝、铜、多晶硅或碳纳米管构成的互连线垂直穿过硅衬底以实现上下层芯片的信号互连[5]，需要穿透组成叠层电路的各种材料以及很厚的硅衬底。TSV作为目前芯片互连的最新技术，使芯片在三维方向堆叠密度最大、芯片间的互连线最短、外形尺寸最小，大大改善芯片速度，产生低功耗性能。

使用硅基板和TSV的三维堆叠的结构。在 3D 芯片堆叠结构中，为了充分利用三维集成电路的优势[6]，硅通孔能缩短堆叠芯片之间的垂直互连，硅中介层是在相同衬底上途经任何组件的硅衬底。TSV对通孔进行金属化处理，然后在孔上形成低熔点的凸点，使之成为导电通孔，再利用孔内的金属焊点以及金属层进行垂直方向的互连[7]。与目前应用于多层互连的通孔不同，TSV技术尺寸的一般要求如表1 所示。

基于TSV的3D IC堆叠方式有三种，，第一种两个晶圆都没有切片，称为晶圆到晶圆堆叠(Wafer-to-Wafer，W2W)，这种方式工艺简单，产出效率最高，成本最低，但是优良率最低；第二种方式是将切片后的晶片堆叠到晶圆上，称为晶片到晶圆堆叠(Die-to-Wafer，D2W)；第三种方式是将切片后的两层晶片堆叠在一起，称为晶片到晶片堆叠(Die-to-Die，D2D)，这种方式使用已知良晶片(Known-Good-Die，KGD)优良率最高，但是工艺最复杂，产出效率最低。

TSV占据了相对较大硅片面积, 影响了器件密度、芯片布局和布线。通常TSV的深宽比是比较重要的工艺参数。较大范围深宽比（TSV厚度和直径）会引起局部热膨胀错位，非线性热应力导致铜、硅和电介质材料界面间失效，径向应力随着TSV直径增大直线增加，深宽比越大增加趋势越陡。所以高深宽比TSV可以实现更短的互连长度和减小信号延迟，并能提高封装密度和运行性能，现在已经成为3D设计中的关键技术之一。表2为TSV占用硅片面积随其深宽比的变化情况，随着深宽比的减小，TSV在晶片上占用总面积减小，TSV所占面积（相对集成电路面积)的比例越小。这样可以减小对布线的影响。

1.2 TSV关键技术

TSV的关键技术主要包括对准技术、键合技术、晶圆减薄技术，下面对这几种技术简要介绍。

1.2.1 对准技术

对准技术之所以关键是因为它直接影响着3D互连的密度和优良率。对准前先为待对准的两个硅片均选定两个参考点，然后在显微镜下采用直接或者间接的方式进行对准。如果两个硅片中有一个是对可见光或者红外线透明的，可以采用直接对准。对准时先将两个显微镜同时对准两个硅片，再移动衬底来指导两层上的两个参考点精确对准。当两个硅片都不对可见光或者红外线透明，可以采用间接对准方式。对准时先将第一个硅片对准到一个参考点上再抬高一定的距离，之后将第二层硅片对准到同一个参考点上。一般来说，间接对准没有直接对准的精确度高。

1.2.2 键合技术

键合技术是借助各种化学和物理作用连接两个或多个衬底或晶圆。如果键合失败，整个电路就会失去功能。目前常见的键合技术有氧化物键合、金属键合、粘合剂键合和焊接四种。

氧化物键合是采用上下两层芯片表面的隔离层(一般是SiO2)进行键合，主要特点是可以在低温下键合，与半导体工艺兼容，但需要高质量的化学机械抛光和事先复杂的硅片清洁。金属键合可以同时实现机械连接和电连接，键合过程中不会产生多余的气体。但是它通常采用铜或金作为金属材料，对工艺温度和压力的要求比较高。粘合剂键合通常采用聚合物键合技术，对键合表面的粗糙程度不敏感，可以粘合任何材料，在较低的温度下进行并且与标准的CMOS工艺兼容。焊接是一种在印刷电路板上广泛应用的技术，也可以用于3D集成[8]，主要用来同时实现机械连接和电连接。

1.2.3 晶圆减薄技术

为了保证整体性能及可靠性，将晶圆/芯片进行多层叠层键合，还必须满足总封装厚度要求，堆叠前对每层芯片进行减薄处理。工艺上要求上层芯片的 TSV高度必须控制在几十微米以内。通过研磨的方式对晶片衬底进行减薄，可以改善芯片散热效果并且有利于后期封装工艺。

当晶圆减薄至30 μm极限厚度时，要求表面和亚表面损伤尽可能小，一般采用机械磨削-化学机械抛光、机械磨削-湿式刻蚀、机械磨削-干法刻蚀、机械磨削-干式抛光等四种减薄工艺方案。

1.3 TSV关键工艺