常用集成电路管脚图

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7段数码管管脚顺序及驱动集成电路

这里介绍一下7段数码管见下图
7段数码管又分共阴和共阳两种显示方式。

如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阴就是把abcdefg这7个发光二极管的负极连接在一起并接地；它们的7个正极接到7段译码驱动电路74LS48的相对应的驱动端上（也是abcdefg）！此时若显示数字1，那么译码驱动电路输出段bc为高电平，其他段扫描输出端为低电平，以此类推。

如果7段数码管是共阳显示电路，那就需要选用74LS47译码驱动集成电路。

共阳就是把abcdefg的7个发光二极管的正极连接在一起并接到5V电源上，其余的7个负极接到74LS47相应的abcdefg输出端上。

无论共阴共阳7段显示电路，都需要加限流电阻，否则通电后就把7段译码管烧坏了！限流电阻的选取是：5V电源电压减去发光二极管的工作电压除上10ma到15ma得数即为限流电阻的值。

发光二极管的工作电压一般在1.8V--2.2V，为计算方便，通常选2V即可！发光二极管的工作电流选取在10-20ma，电流选小了，7段数码管不太亮，选大了工作时间长了发光管易烧坏！
对于大功率7段数码管可根据实际情况来选取限流电阻及电阻的瓦数！
三位共阳数码管管脚图以及封装尺寸
四位数码管引脚图以及封装尺寸
六位数码管引脚图。

BGA集成电路脚位识别

BGA集成电路脚位识别
手机中的集成电路芯片很多，主要有CPU、FLASH、电源芯片、中频芯片、功放等。

根据结构设计，他们的封装方式也是不同的。

在手机中主要有两种封装方式：
1. BGA（Ball Grid Array Package）球栅阵列封装：它的具备了集成度高、引脚多、散热性好等优点。

2. PLCC（Plastic Leaded Chip Carrier）扁平封装：它具有安装方便等优点。

1、BGA脚位识别
BGA的脚位判定比较复杂，并且对于维修人员来讲，是一个比较重要的内容，如果不知道怎样识别管脚，也就不能测量出故障点。

下面就分别对BGA焊盘和芯片进行讲解：
如图：
上图为手机主板上的BGA 焊盘，注意左上角的三角标志，它就是识别管脚的标志点。

从这个标志点开始，逆时针的一排为A、B、C、D、E、F¡-¡-依次排列，但字
母中没有I、O、Q、S、X、Z，如果排到I了，那么就把I甩掉，用J来顺延。

标志点顺时针一排为1、2、3、4、5、6¡-¡-依次排列。

如果字母排到Y还没有排完，那么字母可以延位为AA、AB、AC¡-¡-依次类推。

如果是BGA芯片，我们同样需要找到标志点。

如图红圈位置，根据上面焊盘的判断方法，我们可以分析出来，逆时针为1、2、3、4、5¡-¡-，顺时针为A、B、C、D、E¡-¡- 如图：
2、PLCC 脚位识别
PLCC 封装的脚位判断比较简单，只要先找到标志点，然后从标志点
开始逆时针数脚位就可以了。

如图：。

LM系列芯片管脚分布及其功能

TL082是一通用的J-FET双运算放大器。

其特点是：●较低的办入偏置电压和偏置电流；●输出设有短路保护电路；●输入级具有较高的输入阻抗；●内建频率补偿电路；●较高的压摆率:16V/us(典型值);●最大工作电压：Vccmax=+/-18V.TL082典型应用电路LM324LM324引脚图简介：LM324系列器件为价格便宜的带有真差动输入的四运算放大器。

与单电源应用场合的标准运算放大器相比，它们有一些显著优点。

该四放大器可以工作在低到3.0伏或者高到32伏的电源下，静态电流为MC1741的静态电流的五分之一。

共模输入范围包括负电源，因而消除了在许多应用场合中采用外部偏置元件的必要性。

每一组运算放大器可用图1所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。

两个信号输入端中，Vi-（-）为反相输入端，表示运放输出端Vo的信号与该输入端的位相反；Vi+（+）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。

LM324的引脚排列见图2。

参数描述：运放类型:低功率放大器数目:4 带宽:1.2MHz 针脚数:14 工作温度范围:0°C to +70°C 封装类型:SOIC 3dB带宽增益乘积:1.2MHz 变化斜率:0.5V/μs 器件标号:324 器件标记:LM324AD 增益带宽:1.2MHz 工作温度最低:0°C 工作温度最高:70°C 放大器类型:低功耗温度范围:商用电源电压最大:32V 电源电压最小:3V 芯片标号:324 表面安装器件:表面安装输入偏移电压最大:7mV 运放特点:高增益频率补偿运算逻辑功能号:324 额定电源电压, +:15V LM324的特点： 1.短路保护输出 2.真差动输入级 3.可单电源工作：3V-32V 4.低偏置电流：最大100nA 5.每封装含四个运算放大器。

集成CXP750010的各脚功能

DescriptionThe CXP750096/750010, CXP750097/750011 are the CMOS 8-bit single chip microcomputer integrating on a single chip an A/D converter, serial interface, timer/counter, time-base timer, on-screen display function, I 2C bus interface, PWM output, remote control reception circuit, HSYNC counter, watchdog timer, 32kHz timer/counter besides the basic configurations of 8-bit CPU,ROM, RAM, I/O ports.The CXP750096/750010, CXP750097/750011 also provide a sleep function that enables to lower the power consumption.Features•A wide instruction set (213 instructions) which covers various types of data– 16-bit operation/multiplication and division/Boolean bit operation instructions •Minimum instruction cycle 167ns at 24MHz operation122µs at 32kHz operation•Incorporated ROM 96K bytes (CXP750096/750097)120K bytes (CXP750010/750011)•Incorporated RAM 2496 bytes(Excludes VRAM for on-screen display)•Peripheral functions– A/D converter 8-bit 6-channel successive approximation method(Conversion time of 3.25µs at 16MHz)– Serial interface 8-bit clock sync type, 1 channel – Timer 8-bit timer8-bit timer/counter 19-bit time-base timer 32 kHz timer/counter– On-screen display (OSD) function 24 ×32 dots, 512 character types,15 character colors, 2 lines ×32 characters,frame background 8 colors/ half blanking,background on full screen 15 colors/ half blanking edging/ shadowing/ rounding for every line,background with shadow for every character, double scanning,sprite OSD,24 ×32 dots, 1 screen, 8 colors for every dot– I 2C bus interface – PWM output 8 bits, 8 channels14 bits, 1 channel– Remote control reception circuit 8-bit pulse measurement counter, 6-stage FIFO – HSYNC counter 2 channels – Watchdog timer •Interruption 13 factors, 13 vectors, multi-interruption possible •Standby mode Sleep •Package 64-pin plastic SDIP/QFP, 52-pin plastic SDIP •Piggyback/evaluator CXP750000 64-pin ceramic PQFP/PSDIP (Supports custom font)Perchase of Sony's I 2C components conveys a licence under the Philips I 2C Patent Rights to use these componentsin an I 2C system, provided that the system conforms to the I 2C Standard Specifications as defined by Philips.CXP750096/750010CXP750097/750011CMOS 8-bit Single Chip Microcomputer– 1–E98767-PSSony reserves the right to change products and specifications without prior notice. This information does not convey any license by any implication or otherwise under any patents or other right. Application circuits shown, if any, are typical examples illustrating the operation of the devices. Sony cannot assume responsibility for any problems arising out of the use of these circuits.StructureSilicon gate CMOS IC– 2–P G 3 t o P G 6∗, P G 7P W MP F 0 t o P F 7P E 4 t o P E 6P E 2, P E 3P E 0, P E 1P D 0 t o P D 7P C 6, P C 7∗P C 0 t o P C 5∗P B 0 t o P B 7P A 0 t o P A 7P W M 0 t o P W M 7A D JS C L 1S C L 0S D A 1S D A 0H S 1H S 0V S Y N C H S Y N C Y M Y S I B G R E X L C X L C T O E CS C KS O S I R M C A N 0 t o A N 5I N T 0I N T 1I N T 2T E XT XE X T A L X T A L V D D V S SR S T B l o c k D i a g r a mA s t e r i s k s i n d i c a t e p i n s m i s s i n g f r o m 52-p i n m o d e l s .P a r e n t h e s e s i n d i c a t e c o n f i g u r a t i o n s f o r 52-p i n m o d e l s .– 3–V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B G R PB0PB1PB2PG3PG4PC4PC5PC6/PWM6PC7/PWM7PF0/PWM0PF1/PWM1PF2/PWM2PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX HS0/PD4PC3PC2PC1PC0EC/PD7RMC/PD6HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7PB6PB5PB4PB3INT1/PG7PG6PG5Note)1. NC (Pin 46) is left open.2. Vss (Pins 16 and 48) are both connected to GND.– 4–V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B GPE1/PWM PE2/TEX/INT0PE3/TX PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJP F 2/P W M 2P F 1/P W M 1P F 0/P W M 0P C 7/P W M 7P C 6/P W M 6P C 5P C 4P C 3P C 2P C 1P C 0P D 7/E CP D 6/R M CR P B 0P B 1P B 2P G 3P G 4P G 5P G 6I N T 1/P G 7P B 3P B 4P B 5P B 6HS0/PD4HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7Note)1. NC (Pin 40) is left open.2. Vss (Pins 10 and 42) are both connected to GND.– 5–HS0/PD4EC/PD7RMC/PD6HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7PB6PB5PB4PB3INT1/PG7V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B G R PB0PB1PB2PF0/PWM0PF1/PWM1PF2/PWM2PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX Note)1. NC (Pin 38) is left open.2. Vss (Pins 12 and 40) are both connected to GND.– 6–(Port A)8-bit I/O port.I/O can be set in a unit of single bits. (8 pins)(Port B)8-bit I/O port. I/O can be set in a unit of single bits. (8 pins)(Port C)Lower 6 bits are I/O ports; I/O can be set in a unit of single bits. Upper 2 bits are output port and large current (12mA) N-channel open drain output. Upper 2 bits are medium drive voltage (12V); lower 6 bits are 5V drive.(8 pins)(Port D)8-bit I/O port. I/O can be set in a unit of single bits. Can drive 12mA synk current.(8 pins)(Port E)Bits 0 and 1 are I/O port; I/O can be set in a unit of single. Bits 2 and 3 are input port. Bits 4, 5 and 6 are output port. (7 pins)Pin DescriptionSymbol PA0/AN0to PA5/AN5PA6/VSYNC PA7/HSYNC PB0 to PB7PC0 to PC5∗PC6/PWM6∗ to PC7/PWM7∗PD0/INT2PD1/SCK PD2/SO PD3/SI PD4/HS0PD5/HS1PD6/RMC PD7/EC PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX PE4/YM PE5/YS PE6/I B G RI/O/Analog input I/O/Input I/O/Input I/OI/OOutput/Output I/O/Input I/O/I/O I/O/Output I/O/Input I/O/Input I/O/Input I/O/Input I/O/Input I/O/Output/Output I/O/Output Input/Input/Input Input/Output Output/Output Output/Output Output/Output Output Output OutputI/O DescriptionAnalog inputs to A/D converter.(6 pins)OSD display vertical sync signal input.OSD display horizontal sync signal input.8-bit PWM output.(2 pins)External interruption request input. Active at the falling edge.Serial clock I/O.Serial data output.Serial data input.HSYNC counter (CH0) input.HSYNC counter (CH1) input.Remote control reception circuit input.External event input for timer/counter.Rectangular wave output for 8-bit timer/counter.14-bit PWM output.Connects a crystal for32kHz timer/counterclock oscillation. When used as an eventcounter, input to TEX pin and leave TX pin open.TEX oscillationfrequency dividing output.External interruptionrequest input. Active atthe falling edge.OSD display 6-bit output.(6 pins)∗Not incorporated for Pin 52 package.– 7–(Port F)8-bit output port and large current (12mA) N-channel open drain output. Lower 4 bits are medium drivevoltage (12V); upper 4 bits are 5V drive. (8 pins)(Port G)5-bit I/O port. I/O can be set in a unit of single bits. (5 pins)Connects a crystal for system clock oscillation. When a clock is supplied externally, input to EXTAL pin and input a reversed phase clock to XTAL pin.System reset; active at Low level.OSD display clock oscillation I/O. Oscillation frequency is determined by the external L and C.No connected.Positive power supply.GND. Connect two Vss pins to GND.8-bit PWM output.(4 pins)I 2C bus interface transfer clock I/O.(2 pins)I 2C bus interface transfer data I/O.(2 pins)Symbol PF0/PWM0 to PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PG3 to PG6∗PG7/INT1EXTAL XTAL RST EXLC XLC NC V DD VssOutput/Output Output/I/O Output/I/O/Output Output/I/O Output/I/O/Output I/O I/O/Input Input Output Input Input OutputI/O Description8-bit PWM output.8-bit PWM output.External interruption request input.Active at the falling edge.∗Not incorporated for Pin 52 package.Input/Output Circuit Formats for Pins2Not incorporated for Pin 52 package.– 8–– 9–– 10–– 12–∗1V IN and V OUT should not exceed V DD + 0.3V.∗2The large current output port is Port C (PC6, PC7), Port D (PD) and Port F (PF).Note)Usage exceeding absolute maximum ratings may permanently impair the LSI. Normal operation shouldbe conducted under the recommended operating conditions. Exceeding those conditions may adversely affect the reliability of the LSI.V DD V IN V OUT V OUTP I OH ∑I OH I OLI OLC∑I OL Topr Tstg P D–0.3 to +7.0–0.3 to +7.0∗1–0.3 to +7.0∗1–0.3 to +15.0–5–501520130–20 to +75–55 to +1501000600V V V V mA mA mAmA mA °C °C mW mWTotal of all output pinsPorts excluding large current output (value per pin)Large current output ports (value per pin ∗2)Total of all output pinsSDIP-64P-01QFP-64P-L01ItemSymbol Ratings Unit RemarksAbsolute Maximum Ratings(Vss = 0V reference)Supply voltage Input voltage Output voltageMedium drive output voltage High level output current High level total output currentLow level output currentLow level total output current Operating temperature Storage temperature Allowable power dissipation– 13–Supply voltageHigh level input voltageLow level input voltageOperating temperature 5.55.55.5—V DD V DDV DD + 0.30.3V DD 0.2V DD 0.4+75V V V V V V V V V V °CItemSymbolMin.Max.Unit Remarks4.53.52.7—0.7V DD 0.8V DDV DD – 0.400–0.3–20V IHV IHS V IHEX V ILV ILS V ILEXTopr Guaranteed operation range for 1/2 and 1/4 frequency dividing modesGuaranteed operation range for 1/16 frequency dividing mode or sleepGuaranteed operation range for TEX mode Guaranteed data hold range for stop ∗5∗1∗2EXTAL pin ∗3, TEX pin ∗4∗1∗2EXTAL pin ∗3, TEX pin ∗4V DD∗1This device does not enter the stop mode.∗2PA0 to PA5, PB3 to PB7, PC0 to PC5, PD2, PE0, PE1, PE3, PG3 to PG6, SCL0, SCL1, SDA0, SDA1 pins ∗3VSYNC, HSYNC, INT2, SCK, SI, HS0, HS1, RMC, EC, INT0, INT1, RST pins ∗4Specifies only during external clock input.∗5Specifies only during external event count input.Recommended Operating Conditions(Vss = 0V reference)– 14–V DD = 4.5V, I OH = –0.5mAV DD = 4.5V, I OH = –1.2mAV DD = 4.5V, I OL = 1.8mA V DD = 4.5V, I OL = 3.6mA V DD = 4.5V, I OL = 3.0mA V DD = 4.5V, I OL = 4.0mA V DD = 5.5V, V IH = 5.5V V DD = 5.5V, V IL = 0.4V V DD = 5.5V, V IH = 5.5V V DD = 4.5V, I OL = 12.0mA High level output voltageLow level outputvoltageInput currentI/O leakage current Open drain I/O leakage current (in N-ch Tr off state)Supply current ∗24.03.520332.212——µAmAµAµA5010120302945823.835—mAµA µA Ω0.40.61.50.40.640–4010–10–400±10V V V V V µA µA µA µA µA µA 0.5–0.50.1–0.1–1.5V V PA, PB, PC0 to PC5,PD, PE0 to PE1,PE4 to PE6, PG, R,G, BPA to PD, PE0 to PE1,PE4 to PE6, PF0 toPF3, PG, R, G, BPC6, PC7, PD, PF PF4 to PF7(SCL0, SCL1,SDA0, SDA1)EXTAL RST ∗1PA, PB, PC0to PC5,PD,PE, PG, R, G, B, RST ∗1PC6, PC7, PF0 to PF3PF4 to PF7SCL0: SCL1SDA0: SDA1V DD = 5.5V, V IL = 0.4VV DD = 5.5V, V I = 0, 5.5V V DD = 5.5V, V OH = 12.0V V DD = 5.5V, V OH = 5.5V V DD = 4.5VV SCL0= V SCL1= 2.25V V SDA0= V SDA1= 2.25V V DDV DD = 3.3V,32kHz crystal oscillation (C 1= C 2= 47pF)ItemSymbolPinsConditionsMin.Typ.Max.Unit V OHV OLI IZI LOHR BSI DD1I DD2I DDS1I DDS2I DDS3I IHE I ILEI IHT I ILT I ILRElectrical Characteristics DC characteristics(Ta = –20 to +75°C, Vss = 0V reference)1/2 frequency dividing modeTEX V DD = 5.5V,16MHz crystal oscillation (C 1= C 2= 15pF)V DD = 5.5V,24MHz crystal oscillationV DD = 3.3V,32kHz crystal oscillation (C 1= C 2= 47pF)Sleep modeV DD = 5.5V,24MHz crystal oscillation (C 1= C 2= 15pF)Stop mode ∗3V DD = 5.5V,termination of 24MHz and 32kHz oscillation I 2C bus switchconnection impedance (in output Tr off state)– 15–∗1For RST pin, specifies the input current when pull-up resistance is selected, and specifies the leakage current when non-resistor is selected.∗2When all output pins are left open. Specifies only when the OSD oscillation is halted.∗3This device does not enter the stop mode.Input capacitance 1020pFPA, PB,PC0 to PC5,PD,PE0 to PE3, PF4 to PF7, PG,EXTAL, EXLC, RSTClock 1 MHz0V other than the measured pinsItem Symbol PinsConditionsMin.Typ.Max.Unit C IN– 16–∗1Indicates three values according to the contents of the clock control register (CLC: 000FEh) upper 2 bits (CPU clock selection).t sys [ns] = 2000/fc (Upper 2 bits = “00”), 4000/fc (Upper 2 bits = “01”), 16000/fc (Upper 2 bits = “11”)EXTALTEX ECt THt TLt TFt TRAC Characteristics (1) Clock timingSystem clock frequency System clock input pulse width System clock input rise and fall timesEvent count input clock pulse widthEvent count input clock rise and fall timesSystem clock frequency Event count input clock input pulse widthEvent count input clock rise and fall timesf Ct XL , t XH t CR , t CF t EH , t EL t ER , t EFf Ct TL , t TH t TR , t TFXTAL EXTAL EXTAL EXTAL EC EC TEX TX TEX TEXMHz ns ns ns mskHzµs msItemSymbol Pins Conditions Min.Unit Fig. 1, Fig.2Fig. 1, Fig.2External clock drive Fig. 1, Fig.2External clock drive Fig. 3Fig. 3V DD = 2.7 to 5.5 V Fig. 2 (32kHz clock applied conditions)Fig. 3Fig. 38174t sys ∗110Typ.32.768Max 242002020(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)Fig. 3. Event count clock timingSOSISCK– 17–ItemSCK cycle timet KCY SCKInput mode Output mode SCK input mode SCK output mode SCK input mode SCK output mode SCK input mode SCK output mode SCK input mode SCK output mode10008000/fc 4004000/fc – 50100200200100200100ns ns ns ns ns ns ns ns ns nsSCKSISISOt KH t KL t SIK t KSI t KSOSCK High and Low level widthSI input setup time (for SCK ↑)SI hold time (for SCK ↑)SCK ↓ → SO delay timeSymbolPins Conditions Min.Max.Unit Note) The load of SCK output mode and SO output delay time is 50pF + 1TTL.Fig. 4. Serial transfer timing– 18–Resolution Linearity error Zero transition voltageFull-scale transition voltage Conversion time Sampling time Analog input voltageV ZT ∗1V FT ∗2t CONVt SAMPV IANAN0 to AN5Ta = 25°C V DD = 5.0V Vss = 0V–10491026/f ADC ∗36/f ADC ∗31049708±3705030V DDBits LSB mV mV µs µs VItemSymbolPinsConditionsMin.Typ.Max.Unit V ZTV FTAnalog inputFFh FEh01h 00hD i g i t a l c o n v e r s i o n v a l u eFig. 5. Definitions for A/D converter terms∗1V ZT : Value at which the digital conversion value changes from 00h to 01h and vice versa.∗2V FT : Value at which the digital conversion value changes from FEh to FFh and vice versa.∗3f ADC indicates the below values due to the contents of bit 6 (CKS) of the A/D control register (ADC: 000F6h):f ADC = fc (CKS = “0”), fc/2 (CKS = “1”)– 19–External interruption High, Low level widthReset input Low level widthINT0INT1INT2RST132/fcµs µsItemSymbolPins ConditionsMin.Max.Unit t IH t IL t RSL(4) Interruption, reset input (Ta = –20 to +75°C, V DD= 4.5 to 5.5V, Vss = 0V reference)INT0INT1INT2Fig. 6. Interruption input timingRSTFig. 7. RST input timing– 20–(5) I 2C bus timing(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)ItemSCL clock frequencyBus-free time before starting transfer Hold time for starting transfer Clock Low level width Clock High level widthSetup time for repeated transfers Data hold time Data setup time SDA, SCL rise time SDA, SCL fall timeSetup time for transfer completionf SLCt BUF t HD; STA t LOW t HIGH t SU; STA t HD; DAT t SU; DAT t R t Ft SU; STOSCL SDA, SCL SDA, SCL SCL SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL04.74.04.74.04.70∗12504.71001300kHz µs µs µs µs µs µs ns µs ns µsSymbol Pins ConditionsMin.Max.Unit ∗1The data hold time should be 300ns or more because the SCL rise time (300ns Max.) is not included in it.Fig. 8. I 2C bus transfer timingSDASCLFig. 9. I 2C bus device recommended circuitSDA0SCL0(or SCL1)•A pull-up resistor (Rp) must be connected to SDA0 (or SDA1) and SCL0 (or SCL1).•The SDA0 (or SDA1) and SCL0 (or SCL1) series resistance (Rs = 300Ωor less) can be used to reduce the spike noise caused by CRT flashover.– 21–(6) OSD timing(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)ItemOSD clock frequency HSYNC pulse width VSYNC pulse widthHSYNC afterwrite rise and fall timesVSYNC beforewrite rise and fall timesf OSCt HWD t VWD t HCG t VCGEXLC XLC HSYNC VSYNC HSYNC VSYNCFig. 11Fig. 10Fig. 10Fig. 10Fig. 10430/fc 140.82001.0MHz µs H ∗2ns µsSymbol Pins Conditions Unit Min.Max Fig. 10. OSD timingt HCGHSYNCFor OSD I/O polarity register(OPOL: 001FEh)bit 7 at “0”t VCGVSYNCFor OSD I/O polarity register(OPOL: 001FEh)bit 6 at “0”Fig. 11. LC oscillation circuit connection∗3The series resistor for XLC (R = 1k Ωor less) can reduce the frequency of occurrence of the undesired radiation.∗1The maximum value of fosc is specified with the following equation.fosc [max] ≤fc × 1.7∗2H indicates 1HSYNC period.– 22–Appendix(i) Main clock(iii) Sub clock(ii) Main clockReset pin pull-up resistorNon-existentExistentItemContentMask Option Table∗Models with an astarisk (∗) have the built-in ground capacitance (C 1, C 2).∗1The series resistor for XTAL (Rd = 500Ωor less) can reduce the effect of the noise caused by the electrostatic discharge.Manufacture RIVER ELETECCO., LTD.MURATA MFGCO., LTD.CSA10.0MTZ CSA12.0MTZ CSA16.00MXZ040CSA24.00MXZ040CST10.0MTW ∗CST12.0MTW ∗CST16.00MXW0C1∗KINSEKI LTD.SEIKOInstruments Inc.Model HC-49/U03HC-49/U (-S)P3fc (MHz)10.012.016.024.010.012.016.08.012.016.08.012.016.024.0305OPEN 305181210105OPEN 33018305OPEN 305181210105OPEN 333180∗1330∗10∗1120k 32.768kHz (iii)VTC-200SP-T330k32.768kHz(iii)C 1(pF)C 2(pF)Rd (Ω)Circuit example Remarks(i)(i)(ii)CL = 12.5pFFig. 12. Recommended oscillation circuit– 23–Fig. 13. Characteristic curves10.01101001001020MHz24MHz 32MHz 501009080706040302010010.10.0128MHz 16MHz1552005251036MHz 40MHzI DD vs. V DD(Ta = 25°C, Typical)I D D – S u p p l y c u r r e n t [m A ]V DD – Supply voltage [V]I DD vs. fc(V DD = 5V, Ta = 25°C, Typical)Parameter curve for OSD oscillator L vs. C(Analytically calculated value)L – I n d u c t a n c e [µH ]C 1, C 2 – Capacitance [pF]Frequency [MHz]– 24–Package Outline Unit: mmPACKAGE STRUCTUREPACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSSONY CODE EIAJ CODE JEDEC CODESDIP-64P-0142 ALLOY SOLDER PLATING EPOXY RESIN 64PIN SDIP (PLASTIC)SDIP064-P-07508.6gSONY CODE EIAJ CODE JEDEC CODE64PIN QFP(PLASTIC)QFP-64P-L01QFP064-P-1420PACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSEPOXY RESIN SOLDER/PALLADIUM42/COPPER ALLOY PACKAGE STRUCTUREPLATING 1.5g– 25–PACKAGE STRUCTUREPACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSEPOXY RESINCOPPER ALLOY+ 0.4SDIP-52P-01SDIP052-P-060052PIN SDIP (PLASTIC)SONY CODE EIAJ CODE JEDEC CODEPLATING SOLDER/PALLADIUM5.6g。

显示器常用集成电路管脚功能说明

显示器常用集成电路管脚功能说明TDA1170N/S 引脚功能1锯齿波输出2接电源Vs 3接回扫升压电容，在场逆程期间该脚电压等于电源电压，其余时间为低电平4接功放输出，接偏转线圈5接功放电源6稳压输出（约6.5V) 7场幅调节8同步信号输出9接振荡定时元件，该脚波形成为锯齿波10内部驱动输入11补偿输入12接锯齿波形成TDA1180P引脚功能1接电源（10-13.2V) 2负极性脉冲输出3正极性脉冲输出4保护电路信号输入5接移相滤波器6行逆程反馈输入7键控和消隐脉冲输出8行同步分离输入9行同步分离输入10场同步信号输出11同步检测器外接元件连接端12接开关时间常数13控制电流输出14接振荡器电容15振荡控制电流输入16接地TDA1670/TDA1675 引脚功能1场输出，接偏转线圈2场输出电源3场振荡4场振荡5场同步脉冲输入6场振荡7场副调整，外接可变电阻，可改变锯齿波形成电容的充电流的大小，进而可调整场幅8地9外接锯齿波形电容10内部缓冲器锯齿波输出11功放级外接滤波电容12负反馈引入脚13场消隐脉冲输出14电源15回扫输出，通常接逆程自举升压电容负端TDA2595 引脚功能1场/复合同步输出2行逆程脉冲反馈输入3接相位检测器/电容，也可同时接相位调节电位器来改变该脚电压达到调整图象位置的作用4场激励脉冲输出5接地6行场消隐/沙堡脉冲输出7静噪电平输出8 X射线保护输入或过压保护底电平时，行振荡脉冲禁止输出端9同步信号输出10接复合同步检波电容11行同步脉冲输入12接电容13接地14接行振荡电阻15接电源Vcc 16接行振荡电容17监相器输出18接监相器积分滤波器TDA4800引脚功能1接场振荡器电阻2接场振荡器电容3同步信号输入/消隐脉冲输出4场锯齿波输出5前置放大器输入6功率放大器电源7场输出8接地9接场逆程发生器电容10接电源2 11锯齿波发生器12消隐脉冲持续时间13频率识别TDA4841PS 引脚功能1行逆程脉冲输入2 X射线保护输入 3 +B控制OTA（运算放大器）输出4 +B控制比较器输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场激励输出2（正极性场院锯齿波）13场激励输出1（负极性场院锯齿波）14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐信号输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20左右枕校不平衡校正控制信号输出21高压变动引起的场幅变化补偿输入22场幅控制外接电容（场幅控制AGC）23场振荡器外接电阻24场振荡器外接电容25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡器基准电压29行振荡器外接电容30 PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4850/TDA4851/TDA4852引脚功能1接正电源Vp 2场逆程脉冲输入3行激励输入4接地5场输出1（负锯齿波）6场输出2（正锯齿波）7a第四模式输出/模式检测同步输入7b第四模式输出/自动同步输入7c空脚8钳位/场削隐脉冲输出9行同步/复合同步信号输入10行同步信号输入11左右枕校输出12接场幅度控制电容13场幅度调节输入14左右枕校不平衡校正控制信号输出15接振荡电阻16接振荡电容17接行PLL1相位滤波器18接行振荡电阻19接行振荡电容20接行PLL2相位滤波器TDA4853/TDA4854 引脚功能1行逆程脉冲输入2 X射线保护输入3 +B控制OTA（运算跨导放大器）输出4 +B 控制比较输入5 +B控制OTA输入6 +B控制驱动输出7接地（电源）8行激励输出9 X射线保护复位选择输入10接电源11左右枕校波形输出12场输出2（正极性场锯齿波）13场输出1（负极性场锯齿波）14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号线19 I2C总线数据信号线20左右枕校不平衡校正信号输出20内部连接，此脚外部不能接元件21高压变动引起的场幅变化的补偿输入22场幅控制外接电容（场幅控制AGC）23接场振荡电阻24接场振荡电容25信号电路地线26接PLL1滤波器27行频率/电压转换缓冲输出/软启动28行振荡基准电流29接行振荡电容30行PLL2外接滤波器31高压变动引起的行幅变化补偿输入32内部连接，此脚不允许连接外电路32行、场聚焦输出TDA4856 引脚功能1行逆程脉冲输入2 X射线保护输入3 +B控制OTA（运算放大器）输出4 +B控制比较输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场激励输出2（正极性场锯齿波）13场激励输出1（负极性场锯齿波）14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20左右枕校不平衡校正信号输出21高压变动引起的场幅变化补偿输入22场幅控制外接电容（场幅控制AGC）23接场振荡电阻24接场振荡电容25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡基准电压29行振荡器外接电容30行PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4857引脚功能1行逆程脉冲输入2 X射线保护输入（X射线保护动作电压为6.38V）3 +B控制OTA输出4 +B控制比较器输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场输出2（上升场锯齿波）13场输出1（下降场锯齿波）14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20内部连接，此脚外部不能接元件21高压变动引起的场幅变化的补偿输入22场幅控制外接电容器23场振荡器外接电容器24场振荡器外接电容器25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡基准电压设定29行振荡器外接电容器30行PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4858/TDA4855引脚功能1行回扫脉冲输入2 X射线保护输入（X射线保护动作电压为6.38V）3 +B控制OTA（运算放大器）输出，比较器输入4 +B控制比较器输入5 +B控制OTA放大器输入6 +B控制驱动输出7行激励输出8功率电路地线9接电源Vcc 10供行钳位触发器使用的选择信号输入11左右枕校输出12场输出2（正极性锯齿波）13场输出1（负极性场锯齿波）14场同步输入/输出（TIL电平）15行同步/复合同步输入（TIL电平或视频信号中的同步信号）16视频钳位脉冲/场消隐及保护信号输出17场中心调整输入18场幅控制输入19场S校正控制输入20左右梯形失真校正输入21左右枕校幅度控制输入22场幅控制外接电容23场振荡器外接电阻24场振荡器外接电容25接信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡器基准电压设定29行振荡器外接电容30行中心控制输入31行PLL2外接滤波器/软启动32行幅调节输入TDA4860/TDA4861引脚功能1接场功放级正电源Vp1 2差分输入放大器输入1（场激励输入1）3差分输入放大器输入2（场激励输入2）4接场输出正电源5场输出6接场功放级负电源7逆程发生器输出8接逆程发生器电源9保护电路输出过热保护，管子过热输出高压平偏转线圈开路保护：开路时输出占空比为50%的高电平脉冲，正常输出消隐脉冲TDA4866/TDA4866J 引脚功能1差分输入放大器输入端1 2差分输入放大器输入端2 3电源电压4 B信号输出5地线6 A信号输出7逆程发生器供电电源8保护检测输出端9偏转电流反馈输入端TDA8170/TDA81711功率放大器反相输入端2供电电压Vs 3回扫发生器输出端4接电源地或接负电源5功率放大器反相输出端6功率输出级供电源7功率放大器同相输入端TDA8172/TDA81771引脚功能1场激励反相输入，场激励锯齿波由此输入2接电源3逆程发生器输出4接电源地或接负电源5场输出端6场输出级电源7功率放大器同相输入端TDA8351/TDA8351AQ/TDA8356引脚功能1正向场激励输入（包括信号偏置）2负向场激励输入（包括信号偏置）3电源4场输出电压B 5地线6逆程电压输入7场输出电压A 8保护信号输出9反馈电压输入TDA8351AQ引脚功能1正向场激励输入（包括信号偏置）2负向场激励输入（包括信号偏置）3反馈电压输入4电源5场输出电压B6空脚7地线8逆程电压输入9场输出电压A 10 保护信号输出11空脚12空脚13空脚TDA9102引脚功能1外接行振荡电阻2外接行振荡电容3行相位比较器1输出，外接积分滤波网络4行TIL同步信号输入端5行同步脉冲宽度电容6行电路地线7行驱动输出8行回扫脉冲输入9行相位比较器2输出端，外接滤波电容10行相位调节11接地（电源）12场振荡输出13接地振荡定时电容14场TIL同步信号输入15场锯齿波电压输出16场辐调整端17场线性调整端18场线性补偿输出19场基准电压输出端，8V20接电源VSTDA9103引脚功能1第二PLL（锁相环）环路滤波器2行激励脉冲占空比直流控制。

74LS系列主要芯片引脚及参数

<74LS00引脚图>74l s00 是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。

Vcc 4B 4A 4Y 3B 3A 3Y┌┴—┴—┴—┴—┴—┴—┴┐__ │14 13 12 11 10 9 8│Y = AB ）│ 2输入四正与非门 74LS00│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A 1B 1Y 2A 2B 2Y GND74LS00真值表：A＝1 B=1 Y=0A＝0 B=1 Y=1A＝1 B=0 Y=1A＝0 B=0 Y=174HC138基本功能74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。

74LS138的作用:利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS138图74ls138译码器内部电路3线-8线译码器74LS138的功能表备注：这里的输入端的三个A0～1有的原理图中也用A B C表示（如74H138.pdf中所示，试用于普中科技的HC-6800 V2.2单片机开发板）。

<74ls138功能表>74LS138逻辑图无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。

如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出74ls138逻辑图由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。

LM系列芯片管脚分布及功能

TL082是一通用的J-FET双运算放大器。

与单电源应用场合的标准运算放大器相比，它们有一些显著优点。

该四放大器可以工作在低到3.0伏或者高到32伏的电源下，静态电流为MC1741的静态电流的五分之一。

共模输入范围包括负电源，因而消除了在许多应用场合中采用外部偏置元件的必要性。

每一组运算放大器可用图1所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。

LM324的引脚排列见图2。

常用集成电路管脚和功能表

74LS190的外引线图
74LS190的逻辑符号
31
主菜单开始回退前进最后返退回2020作/6/1？5 业出
74LS190功能表
32
2020/6/15
集成二进制同步可逆计数器74LS191
74LS191的外引线图
33
74LS191的逻辑符号
2020/6/15
74LS191功能 FA＞BFA＜BFA = B
100 010 100 010 100 010 100 010 100 010 001 001
2020/6/15
集成JK触发器74LS112
集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号
15
2020/6/15
34
2020/6/15
双时钟集成十进制同步可逆计数器74LS192
74LS192的外引线图
35
74LS192的逻辑符号
2020/6/15
74LS192功能表
36
2020/6/15
双时钟4位二进制同步可逆计数器74LS193
74LS193的外引线图
37
74LS193的逻辑符号
2020/6/15
74LS193功能表
74LS112的功能表
16
2020/6/15
集成双D触发器74LS74
1. 双D触发器74LS74外引脚图和逻辑符号
图4-27 双D触发器74LS74
(a) 外引脚图 (b)逻辑符号
17
2020/6/15
双D触发器74LS74的功能表
18
2020/6/15
集成数码锁存器74LS373
8D型锁存器74LS373

74系列TTL集成电路

四位双向通用移位寄存器
DAC 0832
DAC0832 数模转换器
IN3 IN4 IN5 IN6 IN7 START EOC D3 OE CLOCK Vcc VREF+ GND D1
1 2 3 4 5 6 7 8 9 10 11 12 13 14
ADC 0809
28 27 26 25 24 23 22 21 20 19 18 17 16 15
NE555
NE555
定时器
74LS95
4 位移位寄存器
图 5-1 集成块引脚排列图
图 6-1 集成块引脚排列图
图 4-1 集成块引脚排列图
图 3-3 集成块管脚排列图
图 2-1 集成块引脚排列图
图 7-1 集成块引脚排列图
1G 1 1A 2 1B 3 1Y0 4 1Y1 5 1Y2 6 1Y3 7 GND 8 74LS74 74LS139
74LS83
A4A3 A2A1 被加数 B4B3 B2B1 加数 S4S3 S2S1 全加和 C1 C0 进位入进位出
类别双 2-4 译码器
电路简称 74LS139 门控 G 1 0 0 0 0 输入 B A X X 0 0 0 1 1 0 1 1
真值表输出 Y3 Y2 Y1 Y0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1
74LS00 2 输入端四与非门
74LS04 六反相器
74LS08 2 输入端四与门
74LS11 3 输入端 3 与门
74LS161 四位二进制同步计数器
74LS148 8-3 编码器
74LS139 74LS151 8 选 1 数据选择器
双 2-4 译码器

555时基集成电路各管脚的作用

555时基集成电路各管脚的作用1.VCC（引脚8）：VCC是电路的正电源引脚，一般连接至正电源电压，通常为+5V或+15V，以提供电路所需的工作电压。

2.GND（引脚1）：GND是电路的地引脚，一般连接至负电源电压，通常为0V，以充当电路的参考电平。

3. Trigger（引脚2）：Trigger是触发引脚，它接收外部输入信号，当该引脚的电压低于1/3 VCC时，会触发555电路的工作。

4. Threshold（引脚6）：Threshold是阈值引脚，它也接收外部输入信号，当该引脚的电压高于2/3 VCC时，会使555电路进入复位状态。

5. Control（引脚5）：Control是控制引脚，通过改变该引脚的电压，可以改变555电路工作的功能模式。

6. Reset（引脚4）：Reset是复位引脚，当该引脚的电压低于1/3 VCC时，会使555电路复位，即重新开始计时。

7. Output（引脚3）：Output是输出引脚，它输出由555电路产生的方波信号。

8. Discharge（引脚7）：Discharge是放电引脚，当输出电平为低电平时，该引脚会将电容通过放电电阻R2进行放电。

9. Control Voltage（引脚5和引脚8之间）：Control Voltage是控制电压引脚，通过改变该引脚的电压，可以改变555电路的阈值和触发电压。

根据以上各引脚的作用，555时基集成电路可以根据不同的使用场景和电路配置，实现不同的功能。

例如：1. 单稳态/单触发器模式（Monostable mode）：当Trigger引脚接收到低电平时，555电路输出封闭时间固定的高电平脉冲。

2. 震荡器/多稳态模式（Astable mode）：通过适当配置触发引脚和阈值引脚的电压比例，555电路可以输出周期性的方波信号，即震荡信号。

可以调节电容和电阻的数值来改变方波的频率和占空比。

3.闪光灯模式：通过改变电容的充电和放电时间，可以控制输出脉冲的长短和频率，从而实现闪光灯的闪烁效果。

芯片引脚图及引脚描述

芯片引脚图及引脚描述文档编制序号：[KKIDT-LLE0828-LLETD298-POI08]555芯片引脚图及引脚描述555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。

1脚为地。

2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。

当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平；2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。

6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。

3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。

4脚是复位端，当4脚电位小于时，不管2、6脚状态如何，输出端3脚都输出低电平。

5脚是控制端。

7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。

555集成电路管脚,工作原理,特点及典型应用电路介绍.1 555集成电路的框图及工作原理555集成电路开始是作定时器应用的，所以叫做555定时器或555时基电路。

但后来经过开发，它除了作定时延时控制外，还可用于调光、调温、调压、调速等多种控制及计量检测。

此外，还可以组成脉冲振荡、单稳、双稳和脉冲调制电路，用于交流信号源、电源变换、频率变换、脉冲调制等。

由于它工作可靠、使用方便、价格低廉，目前被广泛用于各种电子产品中，555集成电路内部有几十个元器件，有分压器、比较器、基本R-S触发器、放电管以及缓冲器等，电路比较复杂，是模拟电路和数字电路的混合体，如图1所示。

LM324及其常用应用电路,用法

LM324lm124、lm224和lm324引脚功能及内部电路完全一致。

324系列运算放大器是价格便宜的带差动输入功能的四运算放大器。

可工作在单电源下，电压范围是3.0V-32V或+16V.LM324的特点：1.短跑保护输出2.真差动输入级3.可单电源工作：3V-32V4.低偏置电流：最大100nA（LM324A）5.每封装含四个运算放大器。

6.具有内部补偿的功能。

7.共模范围扩展到负电源8.行业标准的引脚排列9.输入端具有静电保护功能LM324引脚图（管脚图）LM324应用电路图：1.LM324电压参考电路图2.LM324多路反馈带通滤波器电路图3.LM324高阻抗差动放大器电路图4.LM324函数发生器电路图5.LM324双四级滤波器6.LM324维思电桥振荡器电路图7.LM324滞后比较器电路图LM324引脚图资料与电路应用LM324引脚图资料与电路应用 LM324资料： LM324为四运放集成电路，采用14脚双列直插塑料封装。

，内部有四个运算放大器，有相位补偿电路。

电路功耗很小，lm324工作电压范围宽，可用正电源3～30V，或正负双电源±1．5V～±15V工作。

它的输入电压可低到地电位，而输出电压范围为O～Vcc。

它的内部包含四组形式完全相同的运算放大器，除电源共用外，四组运放相互单独。

每一组运算放大器可用如图所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。

两个信号输入端中，Vi-（-）为反相输入端，表示运放输出端Vo的信号与该输入端的相位相反；Vi+（+）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。

LM324引脚排列见图1。

2。

lm124、lm224和lm324引脚功能及内部电路完全一致。

lm124是军品；lm224为工业品；而lm324为民品。

由于LM324四运放电路具有电源电压范围宽，静态功耗小，可单电源使用，价格低廉等特点，因此他被非常广泛的应用在各种电路中。

三极管9012引脚图 9012管脚图

三极管9012引脚图 9012管脚图9012是一种最常用的普通三极管。

它是一种低电压,大电流,小信号的PNP型硅三极管•集电极电流Ic：Max -500mA•集电极-基极电压Vcbo： -40V•工作温度：-55℃ to +150℃•和9013（NPN）相对•主要用途：o开关应用o射频放大功率晶体管的封装（附功率三极管封装图示）功率晶体管包括三极管和二极管，其典型的封装形式是THM（Through-HoleMount，引脚插入式）插脚型封装，即使是在SMD（SurfacdMounting Device，表面贴装元件）大行其道的今天也是如此，因为实践证明这种形式的封装既可靠又利于独立散热片的安装和固定。

晶体管THM封装以TO（Tr ansistorOutline，晶体管封装）为主要形式，而SMD形式的，以有引脚的为主要形式，IR（InternationalRectifier，国际整流器）开发的D irectFET封装则是其中的特例，属于无引脚而只有焊接端子的形式，这种形式在小功率SMD器件中的应用最为广泛。

我们常见的电子元器件封装属于最终封装，是可以直接进行印制板（PCB）安装的封装形式，虽然各半导体芯片制造商都提供没有最终封装的预封装裸片（不能直接安装于印制板），但是带有最终封装的元器件仍然是最主要、最主流的提供形式。

功率晶体管相对于集成电路，引脚排列相对简单，只是外部形状各异。

按照管芯封装材料来分大致有两大类：塑料封装和金属封装。

如今，塑料封装最为常见，有裸露散热片的非绝缘封装和连散热片也封装在内的全塑封装（也称为绝缘封装），后者无需在散热器绝缘和晶体管之间加装额外的绝缘垫片，但是耗散功率会稍微小一些；金属封装又称为金属管壳封装或者管帽封装，有着银白色的圆形蘑菇状金属外壳，因为封装成本比较高，如今已经不太常见了。

按照内部管芯的数量，可以分为单管芯、双管芯、多管芯三大类，多管芯一般耗散功率比较大，主要用于电力电子领域，比较通用的名称是模块或者晶体管模块，本文不再讨论。

常用数字集成电路管脚排列及逻辑符号。

常用数字集成电路管脚排列及逻辑符号V 4A 4B 4Y 3A 3B3Y1A 1B 1Y 2A 2B 2Y GND74LS00四2输入与非门1A 1B 1Y 2A 2B 2Y 4A4B4Y3A3B3YGNDV CC74LS01四2输入与非门（OC ）4A4B4Y3A3B3YV CC74LS02四2输入或非门89101112121331445674YGND4A5Y6A6Y5AV CC1A 1Y 2A 2Y 3A 3Y 。

1。

174LS04 六反相器8910111212133144567GND&&&&1A 1B 1Y 2A 2B 2Y 4A4B4Y3A3B3YV CC74LS08四2输入与门89101112121331445671C 1Y3C3B3A3Y1A1B 2A2B2C 2Y GNDVcc 。

&&&。

74LS10 三3输入与非门8910111111223344567Vcc 2D 2C 2B 2A2Y1A 1B 1C 1D 1YGND 。

&。

&74LS20双4输入与非门1A 1B 2Y 2A 2B 3Y3A3B4Y4A4BGNDV CC89101111112233445671Y ≥1≥1≥1≥174LS32四2输入或门8910111212133144567≥1。

A C D E F N GNDNNBHGYV CC74LS54 4路2-2-2-2输入与非门D R S D Q2D R 1 1D 1CP 1 1Q 1 S D QGND D QCP 8910111111223344567QOOD QCP Q OOD R D S D D R S Vcc 2 2D 2CP 2 2Q74LS74双上升沿D 型触发器GND1Y 2B 2Y74LS86 四2输入异或门91011111122334456781156VccD2R D22K21J22Q1R CPCP1K 1JS D11Q 1Q 2QGNDK J CPDD QQ K J CPQQR S S D R D S D。

常用集成组合逻辑电路芯片( 一体化 ).

二任务实施引脚排列图vccy0y1y2y3y4y5y6原理图符号y0y1y2y3y4y5y6y71查集成电路手册了解集成电路74ls138的管脚及排列情况的管脚及排列情况p102图76地1324567816151413121110974ls138a0a1a2e2be2ae1y774ls138a0a1a2e2ae2be1y0y1y2y3y4y5y6y7a0a1a2stbstcsta2测试74ls138的功能vcc16151413121110974ls138y0y1y2y3y4y5y65v状态显示ooooooo1照图联接电路2用逻辑开关控制输入状态用逻辑显示灯1照图联接电路2用逻辑开关控制输入状态用逻辑显示灯显示输出端的状态按地13245678a0a1a2e2be2ae1y7逻辑开关k1k2k3k4k5k6状态显示状态显示显示输出端的状态按下表测试
…
Ym-1
2.集成组合电路使用方法举例（1）查询集成电路手册 1）*3 线 - 8 线译码器逻辑图
— 输出低电平有效 0 1 0 1 1 0 0 1 0 1 0 1 0 1 0 1
Y7
& A2 A2 A1 A1 A0 A0
Y6
&
Y5
&
Y4
&
Y3
&
Y2
&
Y1
&
Y0
&
1 1
1
1
1
1
A2 0 1 0 1
BI / RBO
输
出 a b c d e f g 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0

各种引脚识别

各种引脚识别
各种不同的集成电路引脚有不同的识别标记和不同的识别方法，掌握这些标记及识别方法，对于使用、选购、维修测试是极为重要的。

⒈缺口在ＩＣ的一端有一半圆形或方形的缺口。

⒉凹坑、色点或金属片在ＩＣ一角有一凹坑、色点或金属片。

⒊斜面、切角在ＩＣ一角或散热片上有一斜面切角。

⒋无识别标记在整个ＩＣ无任何识别标记，一般可将ＩＣ型号面面对自己，正视型号，从左下向右逆时针依次为１、２、３……。

⒌有反向标志“Ｒ”的ＩＣ某些ＩＣ型号末尾标有“Ｒ”字样，如HAXXXXA，HAXXXXAR。

以上两种ＩＣ的电气性能一样。

只是引脚互相相反。

⒍金属圆壳形ＩＣ此类ＩＣ的管脚不同厂家有不同的排列顺序，使用前应查阅有关资料。

⒎三端稳压ＩＣ:一般都无识别标记，各种ＩＣ有各不同的引脚。

集成电路引脚排列识别方法
汽车上常见的集成电路从外形封装看，通常有以下几种：
一、双列标准直插：如SONAT A轿车里程表用的记忆里程数的码片。

二、双列贴片封装：如宝来车音响的防盗芯片。

三、四列贴片封装：常见的汽车电脑的微处理器就通常是这种封装。

四、单列直插封装：如一些音响功放集成电路。

这几种集成电路的引脚排列通常有以下几个特征：
一、以文字面为准下面摆放，左下角引脚附近为第一个脚，然后逆时针座次数。

二、第一个引脚附近有一圆点标记" ●"或一圆点凹坑，然后仍然按逆时针依次数。

三、双列引脚的集成电路通常有一近半圆型的缺口*左边摆放，左下角引脚即为第一引脚，然后依次逆时针数。

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6
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9
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14
74LS00
1A
1B
1Y
2A
2B 2Y
GND
3Y 3A 4Y 4B 4A Vcc 3B 2输入四与非门 74LS00
1
2
3
4
5678
9
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74LS02
1A
1B 1Y 2A
2B
2Y
GND
3Y 3A 4Y 4B 4A Vcc 3B 二输入四或非门 74LS02
六反相器 74LS04
1
2
3
4
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74LS10
1B
1Y 1A 2A 3B 2B
GND
2Y
2C
3Y 3C 3A Vcc 1C 三输入三与非门 74LS10
1
2
3
4
5678
9
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13
14
74LS20
1B
2C 1A NC 2B 1C
GND
1Y
1D
2Y NC 2A Vcc 2D 四输入二与非门 74LS20
4线-10线译码器 74LS42
1234
5
6789
10
11
12
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14
15
16
74LS48
B
C
LT
BI/RBO RBI
D
A
GND
e d c b a g
f Vcc BCD-七段译码器/驱动器 74LS48
12
345678
9
10
11
12
13
14
74LS74
1CLR
1D
1CLK
1PR
1Q
GND
2Q 2PR 2CLK 2D 2CLR Vcc 2Q 正沿触发双D 型触发器 74LS74
双J-K 触发器 74LS76
二输入四异或门 74LS86 常用集成电路管脚图（一）
4位移位寄存器 74LS95
负沿触发双J-K 触发器 74LS112
123456789
10
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16
74LS138
A
B
C
G2A
G2B
G1
Y7
GND
Y6Y5Y4Y3Y2Y1Y0Vcc 3-8线译码器/多路转换器 74LS138
123456789
10
11
12
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15
16
74LS139
1G
1A
1B
1Y0
1Y1
1Y2
1Y3
GND
2Y32Y22Y12Y02B 2A 2G Vcc 双2-4线译码器/多路转换器 74LS139
1
23456
7
8
9
10
11
12
13
14
15
1674LS151
3
2
1
Y
W 读取脉冲GND
C B A 7654Vcc 8选1数据选择器 74LS151
123456
7
89
10
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13
14
15
16
74LS153
1G
B
1C3
1C2
1C1
1C0 1Y
GND
2Y 2C02C12C22C3A 2G Vcc 双4-1线数据选择器 74LS153
123456789
10
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14
15
16
74LS160
CLK
A
B
C
D
A1
GND
A00123CS EO Vcc 选择
同步位计数器 74LS160
123456789
10
11
12
13
14
15
16
74LS161
CLK
A
B
C
D
P
GND
LD T QD QC QB QA C0Vcc CLR
同步集成十六进制计数器 74LS161
123456789
10
11
12
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14
15
16
74LS390
1A
1清除
1QA
1B
1QB
1QC
GND
2QD 2QC 2QB 2B 2QA 2清除2A Vcc 1QD
双十进制计数器 74LS390
NE555
12345
6
7
8
GND
触发
OUT
复位
Vcc 放电阀值控制电压
定时器 NE555
DAC0832
1234567891011
12
13
14
15
16
17
18
19
20
WR1
CS
AGND
DI3
DI2
DI1
DI0
Vref
Rfb
DGND
Iout1Iout2DI7DI6DI5DI4XFER WR2ILE Vcc 8位D/A 转换器 DAC0832
123456
7
8910
11
12
13
1428
27
26
25
24
23
22
21
20
19
18
17
16
15
ADC0809
IN3
IN4
IN5
IN6
IN7
IN2IN1IN0ADDA ADDB ADDC ALE D7D6D5D4D0Vref(-)D2START EOC
D3
OE
CLOCK Vcc Vref(+)GND
D1
8位8通道逐次逼近型A/D 转换器 ADC0809
8线-3线八进制优先编码器 74LS148
123456789
10
11
12
13
14
15
16
74LS148
4
5
6
7
E1
A2
A1
GND
A00123CS EO Vcc 常用集成电路管脚图（二）。