第十八讲 数据选择器与分配器

组合逻辑电路
CC14539 数据选择器 1 真值表
输 入 输出 1ST A1 A0 1D3 1D2 1D1 1D0 1Y 使能端低电平有效 1 ×× × × × × 0 0 0 0 × × × 0 0 1D0 0 0 0 × × × 1 1 1ST = 1 时，禁止数据 选择器工作，输出 1Y = 0。 0 0 1 × × 0 × 0 1D 0 0 1 × × 1 ×1 1 0 1 0 × 0 × ×0 1D2 1ST = 0 时，数据选择 0 1 0 × 1 × ×1 器工作。输出哪一路数据 0 1 1 0 × × ×0 1D 由地址码 A1 A0 决定。 0 1 1 1 × × ×1 3
一路输入
D
Y0 Y Y11= D Y2 Y3
多路输出
地址码输入
A1 0
A0 1
EXIT
组合逻辑电路
二、数据选择器的逻辑功能及其使用
1.
8 选 1 数据选择器 CT74LS151
Y ST Y 互补输出端 8 路数据输入端
使能端，低 电平有效
地址信号 输入端
ST A2 CT74LS151 A1 A0 D0D1 D2 D3 D4 D5 D6 D7
0 1 Y = A2A1A0D0 + A20 1A0D1 + A Y = A2A1A0D0 + A2A1A0D1 + 1 0 A2A1A0D2+ A20 1A0D3+ A A2A1A0D2+ A2A1A0D3+ 0 A2A1A0D4+ A20 1A0D5+ A A2A1A0D4+ A2A1A0D5+ 0 A2A1A0D6+ A20 1A0D7 A A2A1A0D6+ A2A1A0D7
多路输入
Y Y=D1
一路输出
地址码输入
A1 0
A0 1
数据选择器的输入信号个数 N 与地址 常用 2 选 1、4 选 1、8 选 1和 16 选 1 码个数 n 的关系为 N = 2n 等数据选择器。
EXIT
组合逻辑电路
数据分配器: 根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。 Demultiplexer，简称DMUX 4 路数据分配器工作示意图
ST A2 CT74LS151 A1 A0 D0D1 D2 D3 D4 D5 D6 D7
CT74LS151逻辑功能示意图
ST = 1 时禁止数据选择器工作 ST = 0 时，数据选择器 工作。选择哪一路信号输出 由地址码决定。 EXIT
组合逻辑电路
CT74LS151 输出函数表达式 输 ST A2 1 × 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 入 A1 A0 × × 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 输出 Y Y 0 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7
CT74LS151的逻辑功能示意图 EXIT
组合逻辑电路
8 选 1 数据选择器 CT74LS151 真值表
Y ST
Y
输 ST A2 1 × 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1
入 A1 A0 × × 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
输出 Y Y 0 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7
BC Y 00 01 11 10 的A 卡 0 0 0 1 0 诺 1 0 1 1 1 图 A1A0 Y′ 00 01 11 10 的 A2 卡 0 D0 D1 D3 D2 诺 1 D4 D5 D7 D6 图
(3)比较逻辑函数 Y 和 Y 的卡诺图
设 Y = Y 、A = A2、B = A1、C = A0 D0 = D1 = D2 = D4 = 0 对比两张卡诺图后得 D3 = D5 = D6 = D7 = 1
= m0D A A D1+m2D2+ Y=D 因为若A02+ m10=000，则 m3D3+ 0 1 因为若A2A1A0=010，则 m7D72 m4D4+m5D5+ m6D6+ Y=D
EXIT
组合逻辑电路
2. 双 4 选 1 数据选择器 CC14539
1Y 2Y
数据选择器 2 的输出 数据选择器 1 的输出
实现多位加法运算的电路 其低位进位输出端依次连至相邻高 位的进位输入端，最低位进位输入端接 地。因此，高位数的相加必须等到低位 运算完成后才能进行，这种进位方式称 为串行进位。运算速度较慢。
串行进位加法器
超前进位加法器
其进位数直接由加数、被加数 和最低位进位数形成。各位运算并 行进行。运算速度快。
EXIT
S0
组合逻辑电路
超前进位加法器举例：CT74LS283 A3 ∑ A2 CO4 A1 A0 F3 B3 F2 B2 B1 F1 B0 F0 CI0
4 位二进制加 数 A 输入端
C3
S3 S2 S1 S0
向高位片的 进位输出 本位和输出端 相加结果读数 为 C3S3S2S1S0
4 位二进制加 数 B 输入端 低位片进位输入端
组合逻辑电路
7.7
组合逻辑电路中的竞争冒险
主要要求：
了解竞争冒险现象及其产生的原因和消除措施。
EXIT
组合逻辑电路
一、竞争冒险现象及其危害
当信号通过导线和门电路时，将产生时间延迟。
因此，同一个门的一组输入信号，由于它们在此前通
过不同数目的门，经过不同长度导线的传输，到达门 输入端的时间会有先有后，这种现象称为竞争。
输 A 0 0 1 1
入 输 出 B Y(A>B) Y(A<B) Y(A=B) 0 0 0 1 1 0 1 0 0 1 0 0 1 0 0 1
Y(A<B) Y(A=B)
A
A
AB
B
B
AB
Y(A>B) EXIT
组合逻辑电路
(二) 多位数值比较器
可利用 1 位数值比较器构成
比较原理：从最高位开始逐步向低位进行比较。 例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小： 若 A3 > B3，则 A > B；若 A3 < B3，则 A < B；若 A3 = B3，则需比较次高位。 若次高位 A2 > B2，则 A > B；若 A2 < B2，则 A < B；若 A2 = B2，则再去比较更低位。 依次类推，直至最低位比较结束。 EXIT
EXIT
组合逻辑电路
[例] 试用数据选择器实现函数 Y = AB + AC + BC 。 代 数 法 求 解 该题可用代数法或卡诺图法求解。 解：(1)选择数据选择器 Y为三变量函数 ，故选用 8 选 1 数据选择器，现 选用 CT74LS151。 (2)写出逻辑函数的最小项表达式 + + + Y = AB + AC + BC = ABC + ABC + ABC + ABC CT74LS151 有 A2、A1 、A0 三个地址输入端， (3) 写出数据选择器的输出表达式 正好用以输入三变量 A、B、C 。 Y′= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7 (4)比较 Y 和 Y′两式中最小项的对应关系 令 A = A2 ，B = A1 ，C = A0 ABC 则 Y′= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABC 5 + ABC 6 + ABC 7 ABCD ABCD ABCD D0 = D1 = D2 = D4= 0 为使 Y = Y′，应令 EXIT D3 = D5 = D6 = D7 = 1
组合逻辑电路
(5)画连线图 即可得输出函数 Y ST A B C 1 Y
Y′
A2 CT74LS151 A1 A0 D0D1 D2 D3 D4 D5 D6 D7
EXIT
组合逻辑电路
卡 诺 图 法 求 解 解： (1)选择数据选择器 选用 CT74LS151
(2)画出 Y 和数据选择器输出 Y 的卡诺图
逻辑门因输入端的竞争而导致输出产生不应有的
尖峰干扰脉冲的现象，称为冒险。 可能导致错误动作
EXIT
组合逻辑电路
二、竞争冒险的产生原因及消除方法
负尖峰脉冲冒险举例 G1
A Y=A+A G2 Y A 理A 想Y A 考虑门延时 Y
= m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3
EXIT
组合逻辑电路
三、用数据选择器实现组合逻辑函数
由于数据选择器在输入数据全部为 1 时，输出为 地址输入变量全体最小项的和。 而任何一个逻辑函数都可表示成最小项表达式， 例如 4 选 1 数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 因此用数据选择器可实现任何组合逻辑函数。 当 D0 = D1 = D2 = D3 = 1 时，Y = m0 + m1+ m2 + m3 。 当 D0当逻辑函数的变量个数和数据选择器的地址 ~ D3 为 0、1 的不同组合时，Y 可输出不同的 最小项表达式。 输入变量个数相同时，可直接将逻辑函数输入变 量有序地接数据选择器的地址输入端。
(4)画连线图
与代数法所得图相同