嵌入式系统设计方法_第7次作业_2013年秋季

ACTIVE-VHDL 实验：设计 138，仿真测试
实验目标：
在Active-HDL软件环境下，仿真实现38译码器功能
实验环境：
Windows XP专业版32位（虚拟机环境下），Active-HDL 6.1。

实现思路：
定义3个输入端口和8个输出端口，用3位二进制数转译成8个状态。

仿真时，用5、10、20MHz时钟作为输入，从而模拟000、001、010、011、100、101、110、111输入，输出为11111110、11111101、11111011、11110111、11101111、11011111、10111111、01111111。

代码：
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-- Title : decoder
-- Design : test
-- Author : yuqi
-- Company : YQ
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-- File : decoder.vhd
-- Generated : Fri Nov 29 21:36:37 2013
-- From : interface description file
-- By : Itf2Vhdl ver. 1.20
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-- Description : 38译码器
--
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--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {decoder} architecture {decoder}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity decoder is
PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
Y:OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
end decoder;
--}} End of automatically maintained section
architecture decoder of decoder is
begin
PROCESS(A)
BEGIN
CASE A IS
WHEN"000"=>Y<="11111110";
WHEN"001"=>Y<="11111101";
WHEN"010"=>Y<="11111011";
WHEN"011"=>Y<="11110111";
WHEN"100"=>Y<="11101111";
WHEN"101"=>Y<="11011111";
WHEN"110"=>Y<="10111111";
WHEN"111"=>Y<="01111111";
WHEN OTHERS=>Y<="11111111";
END CASE;
END PROCESS;
end decoder;
测试用例：
1、输入3位为000（从高到低位）时，输出为11111110（从高到低位）。

2、输入3位为001（从高到低位）时，输出为11111101（从高到低位）。

3、输入3位为010（从高到低位）时，输出为11111011（从高到低位）。

4、输入3位为011（从高到低位）时，输出为11110111（从高到低位）。

5、输入3位为100（从高到低位）时，输出为11101111（从高到低位）。

6、输入3位为101（从高到低位）时，输出为11011111（从高到低位）。

7、输入3位为110（从高到低位）时，输出为10111111（从高到低位）。

8、输入3位为111（从高到低位）时，输出为01111111（从高到低位）。

实验结果时序图：。