集成电路版图设计7
集成电路版图设计 ppt课件
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(b)
图8.3 交叠的定义
表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 T SM C _0.35μ m C M O S 工 艺 版 图 各 层 图 形 之 间 最 小 交 迭
N _ w e ll A c tiv e P o ly P _ l\p lu s_ se le c t/N _ p lu s_ se l ect C o n ta c t M e ta l1 V ia 1 M e ta l2 E le c tro d e V ia 2 M e ta l3
MOS管的可变参数为:栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度,最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度,最小栅宽为 3 lambda=0.6μm。
201010233636cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图716画l型金属线作地线图717画出两只mcs3并将它们的栅漏和源极互连201010233737vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图718画出两只mn1并将它们的栅漏和源极互连cmos差动放大器单元电路设计版图的过程201010233838图719依次画出r1并联的两只msf1和并联的两只mcf1以及偏压等半边电路版图vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outoutcmos差动放大器单元电路设计版图的过程201010233939cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图720通过对图819中半边版图对x轴作镜像复制形成的完整版图201010234040在正式用cadence画版图之前一定要先构思也就是要仔细想一想每个管子打算怎样安排管子之间怎样连接最后的电源线地线怎样走
本科生课-集成电路版图设计-实验报告
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西安邮电大学集成电路版图设计实验报告学号:XXX姓名:XX班级:微电子XX日期:20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管,输入输出端、地、电源端和SUB 端构成,其中VDD接PMOS管源端和衬底,地接NMOS管的漏端,输入端接两MOS管栅极,输出端接两MOS管漏端,SUB端单独引出,搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol,和schemetic保存在相同的cell中。
然后重新创建一个cell,插入之前创建好的反相器symbol,插入电感、电容、信号源、地等搭建一个前仿真电路,此处最好在输入输出网络上打上text,以便显示波形时方便观察,如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号,设置合适的高低电平、脉冲周期、上升时间、下降时间,将频率设置为参数变量F,选择瞬态分析,设置变量值为100KHZ,仿真时间为20u,然后进行仿真,如果仿真结果很密集而不清晰可以右键框选图形放大,如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路,通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件,在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计基础第7章:匹配
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需要匹配的器件彼此靠近 注意周围器件 保持匹配器件方向一致
遵守这 3条基本原则, 就可以很好的实现匹配.
school of phye
basics of ic layout design
12
匹配方法 之一:根器件方法 root device method 之一:
根部件,在这里指这样一个电阻,可以根据这一个电阻设计出所 有其他的电阻. 我们经常在选择根器件的时侯, 用最小的电阻作为根器件,这样的 选择当然也可以实现我们需要的匹配, 但同时我们却忽略了另外 一个问题,那就是像 2 K 这样的电阻如果用 2 5 0 做根器件, 那么就需要 8个根器件串联起来实现, 这就导致了这 8个电阻之 间接触电阻也同时加大了,这是我们不希望看到的. 采用根部件的最好方法是找出一个中间值,例如用 1 K 的电阻 作为值将电阻串联和并联起来.这种方法节省了接触电阻的总数 接触电阻的总数 使其所占的比例减少 面积 减少, 减少,因为电阻之间的间隙数 减少 面积也许会减少 减少 薄层电阻,而非接触 少了,现在占主导地位 主导地位的是电阻器件本身的薄层电阻 而非接触 主导地位 薄层电阻 电阻. 电阻 利用根部件时, 如果所有的电阻尺寸一样, 形状一样, 方向一致而 且相互靠近, 那么就可以得到一个很好的匹配.
2
匹配规则
之一:把匹配器件相互靠近放置. 把匹配器件相互靠近放置.
place matched devices close to each other.
之二:使器件保持同一方向. 使器件保持同一方向.
keep devices in the same orientation.
之三:选择一个中间值作为根部件. 选择一个中间值作为根部件. choose a middle value for a root component.
集成电路版图设计(适合微电子专业)
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①了解工艺现状,确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率,即能刻蚀图形的 最小宽度,受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例:
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数,设计出元件的图形并进行排 列互连,以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形,称为版图或工艺 复合图。 版图设计是制造IC的基本条件,版图 设计是否合理对成品率、电路性能、可靠 性影响很大,版图设计错了,就一个电路 也做不出来。若设计不合理,则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种,管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时,压焊点的面积只 需70μm×70μm,超声压焊需 100μm×100μm ~125μm×25μm,金丝 球焊需125μm ×125μm,金丝球焊牢固 程度高,金丝在靠近硅片压点处是垂直 的,可压到芯片纵深处(但必须使用温度 SiO2纯化层),使用起来很灵活。
集成电路版图设计
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02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二:低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计,实现低功耗的目的, 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面,同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计,需要采用优化的版图设 计方法,如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析(T)
03
02
电学参数分析(P/R/O)
电磁兼容性分析(EMC)
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路,分为组合逻 辑电路和时序逻辑电路。在版图设计中,需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程,确保版图设计具有良好的可制 造性。
集成电路版图设计
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《集成电路版图设计》课内实验学院:信息学院专业班级:学号:学生姓名:指导教师:模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节,是一个不可少的重要环节。
通过集成电路的版图设计,可以将立体的电路系统变为一个二维的平面图形,再经过工艺加工还原于基于硅材料的立体结构。
因此,版图设计是一个上承的电路系统,下接集成电路芯片制造的中间桥梁,其重要性可见一斑。
但是,集成电路版图设计是一个令设计者感到困惑的一个环节,我们常常感到版图设计似乎没有什么规矩,设计的经验性往往掩盖了设计的科学性,即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此,集成电路版图设计是一门技术,它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性,空间想象力和耐性,需要设计者长期工作的经验和知识的积累,需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中,我们一直会面临匹配技术降低寄生参数技术熟悉电路作用(功能,频率)电流密度的计算(大电流和小电流的电流路径以及电流流向)等这些基本,它们也是最重要的问题。
版图的设计,从半导体制造工艺,到最后的后模拟过程都是非常关键的,里面所涉及的规则有1500——2000条,一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程:阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生,匹配,噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺:Cmos(p阱)工艺:版图设计经验总结:1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路,完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
集成电路版图第7章:匹配
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source and drain are not equivalent
10
简单匹配 - asymmetry due to fabrication
就CMOS晶体管而言,对其特性影响最大的参数是栅长和栅宽。 在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这 样发生在一个晶体管宽度上的刻蚀误差将出现在另一个晶体管的 长度上。 20X2 19.8X2.5 画版图时匹配 制造时不匹配 20X2 20.5X1.8
集成电路版图设计 IC layout design
第六章 寄生参数
匹配规则 简单匹配 匹配方法
2
匹配规则
之一:把匹配器件相互靠近放臵。 place matched devices close to each other. 之二:使器件保持同一方向。 keep devices in the same orientation. 之三:选择一个中间值作为根部件。 choose a middle value for a root component.
20 19.8 20 20.5
2 1.8
2 2.5
11
匹配方法
当集成电路产业刚刚起步的时候,制造工业仍然相对 落后。即使你将两个需要匹配的器件放的很近,我们 也仍然无法保证它们的一致性。 现在虽然制造工艺越 来越精确,但是匹配问题的研究从来就没有停止过, 相反地,匹配问题显得日益突出和重要。 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑:
需要匹配的器件彼此靠近 注意周围器件 保持匹配器件方向一致
遵守这 3条基本原则,就可以很好的实现匹配。
12
匹配方法 之一:根器件方法 root device method 根部件,在这里指这样一个电阻,可以根据这 一个电阻设计出所有其他的电阻。
《集成电路版图设计》课件
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了解各种元器件的工作原理是进行版图设计的基础,如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时,需要遵循一定的设计规则,如 电阻的阻值计算、电容的容量计算等,以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤,包括薄膜制备、光刻、刻蚀、 掺杂等,这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求,完成集成电路版图设计实践任务,并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点,需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节,是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ,确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ,确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节, 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类,元素半导体包括硅和锗,化合物半导 体包括三五族化合物(如砷化镓、磷化镓等)和二六族化合物(如硫化镉、硒化镉等)。
专升本《集成电路版图设计》_试卷_答案
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专升本《集成电路版图设计》一、(共75题,共150分)1. 单词“LAYOUT”的含义是:()。
(2分)A.版图B.电路C.输出.标准答案:A2. 集成电阻通常由扩散或者淀积层形成,通常可以用厚度一定的薄膜作为模型,因此习惯上把电阻率和厚度合成一个单位,称为()。
(2分)A.方块电阻B.电阻C.半导体电阻.标准答案:A3. 由于其较小的方块电阻,发射区是唯一适合于制作较小电阻(0.5~100)的区域。
对于发射区电阻可以忽略()和电导调制效应。
(2分)A.电流调制B.电压调制C.电荷调制.标准答案:B4. 在模拟BiCMOS工艺中,发射区电阻可以直接置入()外延层内;(2分)A.P型B.N型C.P型或N型.标准答案:A5. 电容的标准单位是()。
(2分)A.法拉B.伏特C.安培.标准答案:A6. CMOS工艺中的多晶硅-多晶硅电容,()可以用作多晶硅-多晶硅电容的下电极。
(2分)A.电阻多晶硅B.电容多晶硅C.多晶硅栅.标准答案:C7. 单位面积电容与相对介电常数即电介质常数成()。
(2分)A.反比B.正比C.无关.标准答案:B8. 流过导体的电流会在导体周围产生()。
(2分)A.电场B.磁场C.电磁场.标准答案:B9. 发射结和集电结的击穿决定了一个双极型晶体管的()工作电压。
重要的三种击穿电压为VEBO,VCBO,VCEO等。
(2分)A.最大 B.最小 C.任意.标准答案:A10. 发射极开路时集电极的击穿电压表示为VCBO,绝大多数晶体管的集电区和基区都是()的,所以VCBO通常很大。
(2分)A.重掺杂B.不掺杂C.轻掺杂.标准答案:C11. 二极管连接形式的晶体管可以作为一个很方便的基准()源。
(2分)A.电压B.电流C.电压或电流.标准答案:A12. 使用P型外延层,必须加入深的轻掺杂()型扩散区用于制作PMOS晶体管。
(2分)A.NB.PC.N或P.标准答案:A13. MOS晶体管是一种()控制器件。
集成电路版图设计报告
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北京工业大学集成电路板图设计报告姓名:张靖维学号:12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现,集成电路随之产生,并极大地降低了电路的尺寸和成本。
而由于追求集成度的提高,渐渐设计者不得不利用CAD工具设计集成电路的版图,这样大大提高了工作效率。
在此单元中,我将介绍集成电路及CAD发展现状,本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。
1.1 介绍1.1.1集成电路的发展现状2014年,在国家一系列政策密集出台的环境下,在国内市场强劲需求的推动下,我国集成电路产业整体保持平稳较快增长,开始迎来发展的加速期。
随着产业投入加大、技术突破与规模积累,在可以预见的未来,集成电路产业将成为支撑自主可控信息产业的核心力量,成为推动两化深度融合的重要基础。
、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分,将设计基本分为两部分:芯片硬件设计和软件协同设计。
芯片硬件设计包括:功能设计阶段,设计描述和行为级验证,逻辑综合,门级验证(Gate-Level Netlist Verification),布局和布线。
集成电路的版图设计
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27
2. 微米设计规则,又称自由格式规则
——80年代中期,为适应VLSI MOS电路制造工 艺,发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计,灵活性大, 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中,基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然,在这种方法所规定的规则 中,对于一个设计级别,就要有一整套数字, 因而显得烦琐。但由于各尺寸可相对独立地选 择,所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
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p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si:取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上, 因此, 铝的宽度和间距都要大些,以免短路或断铝。 diff-poly:无关多晶硅与扩散区不能相互重叠, 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔: 孔的大小:22 diff、poly的包孔:1 孔间距:1
设计铝条时,希望铝条尽量短而宽。铝 条本身也要引入串连电阻,因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交,在不可避免的交叉线时,可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距,也可从电阻上穿过,但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时,要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式,因为扩散条不仅带来附加 电阻和寄生电容,同时还占据一定面积。 46
集成电路常用器件版图
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5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
02
图7.18的实现方式。
01
对于无法使用串、并联关系来构建的电阻,可以在单元电阻内部取阻
02
匹配电阻的宽度要相同,且要足够宽。
首选多晶硅电阻。
对于既有精度要求,又有匹配要求的电阻,可以将这两个电阻交互排列放置。图7.16
在需要匹配的器件两侧或周围增加虚设器件,防止边上的器件被过多的可是,引起不匹配。
5.2 电阻常见版图画法
高精度电阻版图设计方法之二:电阻单元的复用
01
与MOS管类似,电阻也最好使用某一单元进行利用,通常选取一段宽度长度合适,受工艺影响、温度影响总体性能较优的一段电阻作为通用电阻,然后通过串联、并联,获得其他阻值的电阻。图7.17
希望通过这样的输入电路,使集成电路内部得到一个稳定、有效的信号,阻止外部干扰信号进入内部逻辑。
1
2
输入单元
输出单元
输出单元的主要任务是提供一定的驱动能力,防止内部逻辑过负荷而损坏。另一方面,输出单元还承担了一定的逻辑功能,单元具有一定的可操作性。与输入电路相比,输出单元的电路形式比较多。
(1)反相输出 I/O PAD
匹配器件共中心性:又称为四方交叉
在运算放大器的输入差分对中,两管的宽长比都比较大。
2
采用四方交叉的布局方法,使两个管子在X轴上产生的工艺梯度影响和Y轴上的工艺梯度影响都会相互抵消。
3
将M1和M2分别分成两个宽度为原来宽度一半的MOS管,沿对角线放置后并联。
4
5.1 MOS器件常见版图画法
MOS器件常见版图画法
I/0 PAD 输入输出单元(补充)
集成电路版图设计报告
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集成电路版图设计实验报告班级:微电子1302班学号:1306090226姓名:李根日期:2016年1月10日一:实验目的:熟悉IC设计软件Cadence Layout Editor的使用方法,掌握集成电路原理图设计,原理图仿真以及版图设计的流程方法以及技巧。
二:实验内容1.Linux常用命令及其经典文本编辑器vi的使用①:了解Linux操作系统的特点。
②:熟练操作如何登录、退出以及关机。
③:学习Linux常用的软件以及目录命令。
④:熟悉经典编辑器vi的基本常用操作。
2.CMOS反相器的设计和分析①:进行cmos反相器的原理图设计。
②:进行cmos反相器的原理图仿真。
③:进行cmos反相器的版图设计。
3.CMOS与非门的设计和分析①:进行cmos与非门的原理图设计。
②:进行cmos与非门的原理图仿真。
③:进行cmos与非门的版图设计4.CMOS D触发器的设计和分析①:进行cmosD触发器的原理图设计。
②:进行cmosD触发器的原理图仿真。
③:进行cmosD触发器的版图设计。
5.对以上的学习进行总结①:总结收获学习到的东西。
②:总结存在的不足之处。
③:展望集成电路版图设计的未来。
三:实验步骤(CMOS反相器)1.CMOS反相器原理图设计内容:首先建立自己的Library,建立一个原理图的cell,其次进行原理图通过调用库里面的器件来绘制原理图,然后进行检错及修正,具体操作如下:在Terminal视窗下键入icfb,打开CIW;Tool→Library Manager;File→New→Library;在name栏填上Library名称;选择Compile a new techfile;键入~/0.6um.tf;File→New→Cell view,在cell name键入inv,tool选择schematic,单击OK;点击Schematic视窗上的指令集Add→Instance,出现Add Instance视窗;通过Browse analogLib库将要用到的元件添加进来;快捷键‘W’进行元器件之间的连接;快捷键‘P’根据input和output进行引脚的添加并连接;点击各个元器件快捷键‘q’对相关的信息进行标注,如model name,width,length;Design→Check and Save,若有错误则原理图上相应部分会闪动,选择Check →Find Marker查看错误的原因;Design→Create cellview→From cellview产生反相器;点击【@artName】快捷键‘q’出现属性窗口,根据特性改成相应名字;用add/shape来修饰symbol进行外观的修饰;查错并保存。
《集成电路版图设计》课件
![《集成电路版图设计》课件](https://img.taocdn.com/s3/m/7706a2b4f80f76c66137ee06eff9aef8951e484b.png)
布局原则
在布局时,应遵循一些基本原则,如模块化、层次化、信号流向清晰等,以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性,如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时,应遵循一些基本原则,如 避免交叉、减少绕线、保持线宽一致 等,以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求,选择合适的布图策略,如层次化、模块化、对称性 等,以提高布图的效率和可维护性。
技巧
在布图过程中,可以采用一些技巧来提高布图的效率和可读性,如使用标准单 元、宏单元等模块化设计,以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能,调节电流和电 压。
电感器
用于实现电路中的电感功能,用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ,以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式,以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式,以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分,实现电路的导通。
弧线
用于表示不同层之间的过渡, 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能,是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能,用于存储电荷 和过滤信号。
集成电路工艺和版图设计参考
![集成电路工艺和版图设计参考](https://img.taocdn.com/s3/m/5075af288f9951e79b89680203d8ce2f00666535.png)
0.5 m 、 0.35 m -设计规范(最小特征尺寸)
布线层数:金属(掺杂多晶硅)连线旳层数。
集成度:每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考,如有不当之处,请联系改正。
IC工艺常用术语
净化级别:Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体-特点:低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
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VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
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CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
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18
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MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
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Here we are looking at the Incoming material disposition racks
集成电路布图设计
![集成电路布图设计](https://img.taocdn.com/s3/m/f2cece4fa7c30c22590102020740be1e640ecc73.png)
2023-11-04CATALOGUE目录•集成电路布图设计概述•集成电路布图设计的基本要素•集成电路布图设计的技巧和方法•集成电路布图设计的工具与平台•集成电路布图设计的挑战与解决方案•集成电路布图设计的应用案例01集成电路布图设计概述集成电路布图设计是指将电子器件及其连接关系以几何图形的方式在集成电路芯片上分布并按照一定规则布局的技术方案。
定义集成电路布图设计具有高度复杂性、精密性和集成性,要求设计者具备深厚的电子设计自动化(EDA)工具使用技能和专业知识。
特点定义与特点物理设计根据逻辑电路设计,进行布局布线、信号完整性分析等物理设计,生成可制造的版图文件。
设计输入明确设计需求,提供功能描述和性能参数等设计输入信息。
逻辑设计将功能描述转化为逻辑电路,进行功能仿真和调试。
版图验证对版图文件进行功能和性能验证,确保设计与制造的一致性。
制造与测试将版图文件交由半导体制造厂进行芯片制造,并进行测试与验证。
合理的布图设计可以优化芯片的性能、速度和功耗等方面的表现。
提高芯片性能降低制造成本推动产业发展通过优化布图设计,可以提高芯片的可制造性和良品率,降低制造成本。
集成电路布图设计是半导体产业的核心技术之一,对于推动产业发展具有重要意义。
03020102集成电路布图设计的基本要素确定芯片的功能和性能参数,进行逻辑门级设计,实现功能描述到逻辑电路的转换。
逻辑设计进行芯片的物理布局和布线设计,包括信号完整性、电源完整性、时序等。
物理设计通过仿真工具对设计的电路进行功能和性能验证,确保设计的正确性。
仿真验证将电路设计转换为版图设计,需要考虑工艺、制程等因素对电路性能的影响。
抽象层次使用版图编辑工具进行版图的绘制和编辑,实现电路到版图的转换。
版图编辑对版图进行质量检查和验证,确保版图的正确性和可制造性。
版图验证检查版图设计是否符合制造工艺的要求,确保版图的可制造性。
设计规则检查(DRC)分析版图布局对电路性能的影响,以及各种寄生效应对电路性能的影响。
07集成电路版图设计技巧
![07集成电路版图设计技巧](https://img.taocdn.com/s3/m/fd2602c9524de518974b7d22.png)
错误布线
正确布线
引线孔、通孔:
一般情况下,衬底接触和有源区接触布线 需要在整个接触区域内,保持一定间距, 连续制作一排引线孔; 模拟电路部分多晶硅栅引线处,制作两个 通孔;数字电路部分由于面积限制,多晶 硅栅引线处制作一个引线孔; 相邻金属层之间,如果面积允许,至少制 作两个接触孔。
(b)场反型形成场区寄生MOS管
2)场开启电压
影响场开启电压的因素: ① 场氧化层厚度——场氧化层越厚,场开 启电压就越高。 ② 衬底掺杂浓度——衬底浓度越高,场开 启电压也越高。 要求场开启电压足够高,至少应大于电路的 电源电压,使每个MOS管之间具有良好的隔 离特性 版图设计中增加沟道隔离环提高场开启电压。
部分设计规则
多晶硅延伸有源区最小:0.3um 引线孔、通孔尺寸:3×3um 引线孔、通孔最小间距:0.45um 有源区、多晶硅、一铝、二铝覆盖引线孔、通孔 最小:0.15um 多晶硅最小宽度: 0.3um 一铝、二铝最小宽度: 0.45um 多晶硅、一铝、二铝最小间距: 0.45um
1. 隔离环及其作用
1) 寄生MOS管 当金属线通过场氧化层时,金属线和场氧化层 及下面的硅衬底形成一个MOS管。如果金属线 的电压足够高,会使场区的硅表面反型,在场区 形成导电沟道,这就是场反型或场开启。寄生 MOS管接通不该连通的两个区域,破坏电路的 正常工作。
寄生MOS管示意图
(a)金属导线跨过两个扩散区
三、沟道隔离环
沟道隔离环是制作在衬底上或阱内的重掺 杂区,能提高场开启电压,防止衬底反型 形成寄生MOS管。 P管的隔离环是N-衬底上的N+环; N管的隔离环是P-阱内的P+环 将各管的衬底接触区域延长,并使之包围 整个模块即形成隔离环
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集成电路版图设计7
教师:张喜凤
内容提要
• • • • PMOS管版图的绘制 NMOS管版图的绘制 CMOS反相器版图的绘制 LVS反相器
需说明的问题
• 一个files里可以包含多个cell • 编辑时可先按照pdf文档的提供的编辑顺 序及尺寸进行编辑绘图,完成后可以尝 试变换尺寸及位置查看错误所在,有利 于领会DRC(设计规则检查) • 绘图单位为lambda
Rule Type Rule Layers
Spacing Surround Surround Exact Width Spacing Surround Spacing Spacing Spacing Metal1 to Metal1 Poly Contact to Metal1 Active Contact to Metal1 Via NotOnPad Via NotOnPad to ViaNotOnPad Via NotOnPad to Metal1 Via NotOnPad to Poly Contact Via NotOnPad to Active Contact Via NotOnPad to Poly
ActCnt_not_on_act
Active to Poly N Select P Select N Select to N Select P Select to P Select pSelect&nSelect Not Selected Active 2 Lambda 2 Lambda 2 Lambda 2 Lambda 2 Lambda
Rule DisLeabharlann ance10 Lambda
0
1.3 Well to Well (Same potential ) Spacing
2.1 Active Minimum Width 2.2 Active to Active Spacing 2.3a Source/Drain Active to Well Edge 2.3b Source/Drain Active to Well spacing 2.4a WellContact (Active) to Well Edge 2.4b SubsContact(Active) to Well spacing
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
5.1A Poly Contact Exact Size 5.2A/5.6B FieldPoly Overlap of PolyCnt 5.2b Not Exists: PolyCnt not on Poly
Rule Type Rule Layers
Rule Distance
3 Lambda 1 Lambda 1 Lambda 2 Lambda 3 Lambda 1 Lambda 2 Lambda 2 Lambda 2 Lambda
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
8.5b Via(On Poly) to Poly Edge 8.5c Via to Active Spacing 8.5d Via (On Active) to Active Edge 9.1 Metal2 Minimum Width
Spacing
Exact Width Surround Spacing Spacing Minimum Width
Poly Contact to Poly Contact
Active Contact Active Contactto field active Active Contactto Active Contact Active Contact to gate1 Metal1
6 Lambda
3 Lambda 3 Lambda 5 Lambda 5 Lambda 3 Lambda 3 Lambda
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
3.1 Poly Minimum Width 3.2 Poly to Poly Spacing 3.3 Gate Extension out of Active 3.4a/4.1a Source/Drain Width 3.4b/4.1b Source/Drain Width 3.5 Poly to Active Spacing 4.2a/2.5 Active to N-Select Edge 4.2a/2.5 Active to P-Select Edge 4.3a Select Edge to ActCnt
范例NMOS管相关图层的尺寸
• • • • • Active 14*5 N Select 18*9 Poly 2*9 Active Contact 2*2 Metal1 4*4
范例反相器相关图层的尺寸
• ndiff to N Well 5 Lambda • PMOS 基板节点元件 N Well 15*15 Active 5*5 N Select 9*9 Active Contact 2*2 Metal1 4*4 • NMOS 基板节点元件 Active 5*5 P Select 9*9 Active Contact 2*2 Metal1 4*4
Rule Distance
2 Lambda 2 Lambda 2 Lambda 3 Lambda 3 Lambda 1 Lambda 2 Lambda 2 Lambda 1 Lambda
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
4.3b Select Edge to ActCnt
Rule Type
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
1.1 Well Minimum Width
1.2 Well to Well (Different potential ) Not checkd
Rule Type
Minimum Width
Minimum Width
Rule Layers
N Well
Rule Type
Minimum Width Spacing Extension Extension Extension Spacing Surround Surround Surround
Rule Layers
Poly Poly to Poly Active to Poly Poly to n Active Poly to p Active Poly to Active Active not in NPN to NSelect Active not in NPN to PSelect Active Contact to ndiff
Exact Width Surround Not Exist Poly Contact Poly Contact to Field Poly PolyCnt_not_on_Poly
Rule Distance
2 Lambda 1.5 Lambda
5.3A PolyContact to PolyContact Spacing
Surround
Rule Layers
Active Contact to pdiff
Rule Distance
1 Lambda
4.3c Not Exists: ActCnt not on Active
4.3 Gate Extension out of Active 4.4a Select Edge Width 4.4b Select Edge Width 4.4c Select to Select Spacing 4.4d Select to Select Spacing 4.5 Not Existing: pSel Overlap of nSel 4.6 Not Existing: Not Selected Active Extension Minimum Width Minimum Width Spacing Spacing Not Exist Not Exist
6.1A Active Contact Exact Size 6.2A FieldActive Overlap of ActCnt 6.3A ActCnt to ActCnt Spacing 6.4A Active Contact to Gate Spacing 7.1 Metal1 Minimum Width
2 Lambda
2 Lambda 1.5 Lambda 2 Lambda 2 Lambda 3 Lambda
MOSIS/ORBIT 2.0U SCAN设计规则
Rule
7.2 Metal1 to Metal1 Spacing 7.3 Metal1 Overlap of PolyContact 7.4 Metal1 Overlap of ActiveContact 8.1 Via Exact Size 8.2 Via to Via Spacing 8.3 Metal1 Overlap of Via 8.4a Via to PolyContact spacing 8.5b. Via to ActiveContact Spacing 8.5a Via to Poly Spacing
Spacing
Minimum Width Spacing Surround Spacing Surround Spacing
N Well to N Well
Active Active to Active P diff to N Well N diff to N Well N Active to N Well P Active to N Well
范例反相器相关图层的尺寸
• 输入端口(poly contact) Poly contact 2*2 Poly 5*5 Metal1 10*4 Via 2*2 Metal2 4*4 • 输出端口 Via 2*2 Metal2 4*4