VHDL多功能数字钟

江苏大学数字逻辑课程设计多功数字钟学院：计算机科学与通信工程班级：网络1202姓名：王华学号：3120610053指导老师：邹婷婷一、设计要求1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。

2、设计精度要求为1秒。

二、设计目的1.掌握各类计数器以及计数器的级联方式；2.掌握数码管动态显示的原理与方法；3.掌握用FPGA技术的层次化设计方法；4.理解数字逻辑硬件和软件的设计思想；三、设计环境：Quartus II EDA/SOPC实验开发系统四、系统功能描述1、系统输入：系统状态及较时、定时转换的控制信号为enset、k、set；时钟信号clk采用50MHz；校时复位信号为reset，输入信号均由拨动开关信号产生。

2、系统输出：数码管显示输出；蜂鸣器声音信号输出。

3、多功能数字电子钟系统功能的具体描述如下：（一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。

（二）校时：在计时显示状态下，按下“enset”键，接着按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按上“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按上“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“k”键则进入闹钟“分”待校准状态；若再按上“k”键恢复到正常计时显示状态。

若校时过程中按下“reset”键，则系统恢复到正常计数状态。

（1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz 闪烁，并以1Hz的频率递增计数。

（2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并以1Hz的频率递增计数。

（3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。

（4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并以1Hz的频率递增计数。

（5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并以1Hz的频率递增计数。

（三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。

（四）显示：要求采用扫描显示方式驱动8个七段数码管显示小时、分、秒。

（五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。

五、各个模块分析说明1、分频器模块（1）模块说明：输入一个频率为1KHz的CLK，利用计数器分出500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。

（2）源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fdiv ISPORT(clk : IN STD_LOGIC;hz_1 : OUT STD_LOGIC;hz_2 : OUT STD_LOGIC;hz_512 : OUT STD_LOGIC);END fdiv;ARCHITECTURE rtl OF fdiv ISSIGNAL count : STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clk'event and clk='1') THENIF(count="1111111111") THENCount <= (OTHERS =>'0');ELSECount <= count +1;END IF ;END IF ;END PROCESS;hz_512 <= count(0);hz_2 <= count(8);hz_1 <= count(9);END rtl;（3）模块图:2、控制器模块（1）模块说明：输入端口enset，k，set键来控制6个状态，这六个状态分别是显示计时时间状态，调计时的时、分、秒状态，调闹铃的时、分的状态，reset 键是复位键，用来回到显示计时时间的状态。

（2）源程序：library ieee;use ieee.std_logic_1164.all;entity contl isport(clk,enset,k,set,reset:in std_logic;cth,ctm,cts,cbh,cbm,flashh,flashm,flashs,sel_show:outstd_logic);end contl;architecture rtl of contl istype stats is (s0,s1,s2,s3,s4,s5); --定义6个状态signal current_state,next_state:stats:=s0;beginprocess(clk,reset)beginif reset='1' thencurrent_state<=s0;elsif clk'event and clk='1' thenif reset='0' thencurrent_state<=next_state;end if;end if;end process;process(current_state,enset,k,set)begincase current_state iswhen s0=>cth<='0';ctm<='0';cts<='0';cbh<='0';cbm<='0';flashh<='0';flashm<='0';flashs<='0';sel_show<='0';if (enset='1' and k='1')then --若enset和k为“1”，next_state<=s1; --由s0态转到s1态else next_state<=s0;end if;when s1=>ctm<='0';cts<='0';cbh<='0';cbm<='0';flashh<='1';flashm<='0';flashs<='0';sel_show<='0';if set='1' then cth<='1'; --若set为“1”，cth输出“1” else cth<='0'; --进入调小时状态。

end if;if (enset='1' and k='0')then --若enest为“1”,k为“0”， next_state<=s2; --由s1态转到s2态else next_state<=s1;end if;when s2=>cth<='0';cts<='0';cbh<='0';cbm<='0';flashh<='0';flashm<='1';flashs<='0';sel_show<='0';if set='1' then ctm<='1';else ctm<='0';end if;if(enset='1' and k='1')thennext_state<=s3;else next_state<=s2;end if;when s3=>cth<='0';ctm<='0';cbh<='0';cbm<='0';flashh<='0';flashm<='0';flashs<='1';sel_show<='0'; if set='1' then cts<='1';else cts<='0';end if;if (enset='1' and k='0')thennext_state<=s4;else next_state<=s3;end if;when s4=>cth<='0';ctm<='0';cts<='0';cbm<='0';flashh<='1';flashm<='0';flashs<='0';sel_show<='1'; if set='1' then cbh<='1';else cbh<='0';end if;if(enset='1' and k='1')thennext_state<=s5;else next_state<=s4;end if;when s5=>cth<='0';ctm<='0';cts<='0';cbh<='0';flashh<='0';flashm<='1';flashs<='0';sel_show<='1'; if set='1' then cbm<='1';else cbm<='0';end if;if(enset='1' and k='0')thennext_state<=s0;else next_state<=s5;end if;end case;end process;end rtl;（3）模块图:3、二路选择模块（1）源程序：ENTITY mux21a ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS(a,b,s)BEGINIF s='0' THENy<=a;ELSE --若s=0,y输出a,反之输出b。